设置PROP Delay

想对DDR2数据走线进行设置, 在topology edittor->constriants 中设置prop delay, 因为DQ数据线发起端和接收端都有上拉电阻,  上拉部分走线不算在内, 比如: FPGA-DDR2 SLOT ,但设完以后更新总提示:  (如附件)

请高手帮忙一下

Mapping Pins of Cset: DDR2_DQ0
Mapping Mdoe: Pinuse and Refdes
* ERROR:
          Pins in Xnet and cset do not match up. Mapping cannot be performed

请指教,谢谢