锁相环电路
时间:10-02
整理:3721RD
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请问对于锁相环电路部分layout时该如何处理最佳?
万分感谢各位大侠的帮助.
注意VCO输出到PLL的信号线,最好可以屏蔽起来,走线尽量短,外围低通滤波也尽量离PLL要近
请问对于锁相环电路部分layout时该如何处理最佳?
万分感谢各位大侠的帮助.
注意VCO输出到PLL的信号线,最好可以屏蔽起来,走线尽量短,外围低通滤波也尽量离PLL要近