DDR布线的约束问题.

我现在要做的PCB上有一个DDR,我想知道她在LAYOUT时都有哪些约束.

我的看法是: 1. DATA和ADDRESS线等长,Tolerance:500MIL.

2. DCK和DnCK,即DDR的CLOCK线比DATA和ADDRESS长500MIL左右.

3. 时钟要求走差分线.

不知道我的理解有没什么问题,欢迎大家和我一起讨论.

我的DDR用的是MT46V8M16.

呵呵.

大家能否就这个问题和我交流交流哈

我有没有理解错误的地方请高手说说.

在线等回复哈.

呵呵

应该是data与时钟等长，地址线可以长一点！

楼上的搞错了吧

呵呵

data等长，address与control等长，比data要长点，clock是最长的，可以与address相等也可以长点

data等长，address与control等长，clock要等长，三者长度没有关连

data信号同组间要等长，还要考虑到组与组之间也要等长。

多谢小编啦

非常感谢！

呵呵

一个好人,我搜了之后没找到RULE啊.

你那有没有?

发一个给我撒

再次感谢欧阳小雪梦和chinarenxu.

问了几个人都没说清楚.

呵呵

芯片规则里说得很清楚的啊

到底谁说得清楚?

姚澜,芯片资料我是直接下的MICRON的DATASHEET,里面没有讲这个.

可能要去别的地方找找资料.

呵呵