testbench设置的问题

如图，看Verilog仿真视频教程里面，在testbench设置时候，直接复制“blocking_vlg_tst”到top level module in test bench，在testbench name里面就自动生成“blocking_vlg_tst”，然后别人就把testbench name改成“blocking”。后来我在仿真的时候，没有更改testbench name直接是“blocking_vlg_tst”，居然也可以仿真出来，所以想问一下，到底要不要改这个testbench name。我的工程名是blocking，文件是blocking.v

可以不用改吧，工程名跟写的源程序文件名可以不相同，而写的Testbench name 一般命名是文件名_testbench即可，比如文件名为blocking ,testbench name 命名为blocking_testbench，其实他就是个名字而已，可以随便写的，个人理解