verilog设计冗余插入模块

用verilog设计一个冗余数据的插入模块，输入输出数据符合AXI4-strem协议，当tlast输入时候，开始冗余数据的插入，求各位大侠指点，小弟小白一个，看了好久没有思路，或者有没有基于AXI4-strem协议接口的一些源程序发我看看也可以，谢谢各位了！

也想看看答案哦了，

我就是想知道思路，感觉没有头绪呀

我也刚开始学习中，

没有大神来解答呢

慢慢学习就成大神了

我也是小白，正在看Verlog HDl学习中~

last开始第一个时钟数据是有效的，后面的就是你的冗余数据了

通过最近的学习好像懂了那么一些，慢慢学  估计一定会搞明白的

我也是小白 但是来公司实习 就让写模块，感觉整个人都不好了