关于verilog 语句中变量类型的确定，例：请指出下面几条语句中变量的类型：8.1) assign A=B; 8.2) always #1 Count=C+1;

8)请指出下面几条语句中变量的类型。
8.1) assign A=B;
8.2) always #1
Count=C+1;
标准答案:
A(wire)  B(wire/reg)  Count(reg)  C(wire/reg)
9)指出下面模块中Cin，Cout，C3，C5，的类型。
module FADD(A,B,Cin,Sum,Cout);
input  A, B, Cin;
output Sum, Cout;
....
endmodule
module Test;
...
FADD   M(C1,C2,C3,C4,C5);
...
endmodule
标准答案:
Cin(wire)  Cout(wire/reg)  C3(wire/reg)  C5(wire)

上面的2道题是夏宇闻verilog教材里的练习题，我做完后没有一道是全部答对的。 说明我还没有掌握这个知识点。 对于标准答案 百思不得其解，说不出规律和为什么，上网查了一些关于 verilog中reg和wire类型的区别和用法，还有reg和wire类型的知识，但还是解释不了，我想掌握这类题型，这个知识点。以后就不怕再答错了，新手学习，望高人和前辈指教，感激不尽！

没有人能说出 为什么是这个变量类型吗