在xilinx ISE中写了一个关于计数器的VHDL程序

我在port 这里定义 out ： buffered  integer range 0  to 3
然后我在test bench中写仿真测试时他说我这个integer 与 stdlogic不匹配 编译出错 这里port里面是只能定义成std-logic这种的吗

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