DDR3的MIG（xilinx）无法自动初始化和校准

在使用时把example design的traffic模块替换成了自己写的ctrl模块，暂时对UI接口不作任何处理，只给时钟和复位信号，等待ini calib complete信号拉高，可一直为低，而且phy侧的ddr接口信号一直没有变化说明压根没进行初始化和校准操作。
ddr model和wire delay模块保留，问题出在哪儿呢?