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用verilog语言编写PwM生成模块

时间:10-02 整理:3721RD 点击:
用verilog语言编写PwM生成模块

给您一个思路:用8位计数器计数,从0计到255。再用一个8位数值比较器,根个计数值比一下,大于就输出1;小于等于就输出0.计数器代码太经典了,有现成的不写了,8位数值比较器:assign OUT=((CNT>DATA)? 1:0);
DATA=127就是设置占空比50%

谢谢了,值得学习

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