一段verilog程序，大家帮看一下 那里错了

module test;
reg a,b,c;
wire out;
`define aa a+b
`define cc c+`aa
begin
assign out=`cc;
$display("Q");
end
endmodule
错误是;.v(8): near "$display": syntax error, unexpected SYSTEM_IDENTIFIER

begin
assign out=`cc;
$display("Q");
end
把begin end 去掉
在assign后加initial begin end 把$display包起来试哈

首先你的begin前面没有always或者initial语句，再次你的位置好像写反了，我修改了一下，你看一下
module test;
reg a,b,c;
wire out;
`define aa a+b
`define cc c+`aa
assign out=`cc;
initial
begin
$display("Q");
end
endmodule