简单的verilog设计同步清零触发器求助

使用带同步清零端的D触发器（清零高电平有效，在时钟下降沿执行清零操作）设计下一个下降沿触发的D触发器，只能使用行为语。使用设计出的D触发器输出一个周期为10个时间单位的时钟信号。
下面是网上的答案，但是感觉这答案有问题，肯定是异步清零不是同步，还有最后能输出10个时间单位的时钟信号吗?
module D_FF(clr,clk,D,Q)
  input clr,clk,D;
  output Q;
  reg Q;
  always @(posedge clr or necedge clk)
    begin
    if (clr)
      Q = 0;
    else
      #10 Q <= D;
    end
endmodule

没问题吧，，，

这是异步清零吧

是异步清零，

同问！TONGWEN

确实是异步清零

always @(posedge clk )     begin     if (clr)       Q = 0;     else       #10 Q <= D;     end endmodule