vivado上做Verilog，for循环语句出现问题

这是我们作业中的一个实验，要求是通过basys3实验板上的16个开关，手动输入一个0101字串（sw），然后检测11011字串出现的次数，并将结果显示在7段显示器上（a_to_g控制）。
其中seqdeta 是一个计算模块，输入的din表示当前数字，通过状态转移，如果匹配到11011字串，那么dout+1；
我是想每次sw也就是按钮拨动事，让dout清零，然后做一次16位的for循环，最后把dout结果输出到屏幕上。
但是实际结果是：起始dout设置为几，那么最后输出的就是几，seqdeta 这个模块并没有对dout产生作用,急急急！
是不是for循环不能这么用?因为source中显示我的top文件只有x7seg显示模块，没有seqdeta模块。

1. //top文件
   
2. `timescale 1ns / 1ps
   
3. 
   
4. module seqdeta_top(
   
5. input wire clk,
   
6. input wire[3:3] btn,
   
7. input wire[15:0] sw,
   
8. output wire[6:0] a_to_g,
   
9. output wire [3:0] an,
   
10. output wire dp
    
11. );
    
12. reg [3:0] dout;
    
13. reg din;
    
14. reg [15:0] data;
    
15. 
    
16. integer i;
    
17. always @(posedge sw)
    
18. begin
    
19.     dout=4'h0;//清零操作
    
20.     data =0;i=i-1)
    
21.     begin
    
22.         din<=data;
    
23.         seqdeta seq(clk,btn[3],din,dout);//计算模块
    
24.     end
    
25. end
    
26. 
    
27. 
    
28. wire [15:0] x;
    
29. assign x[3:0]=dout;
    
30. x7seg x7(clk,x,btn[3],a_to_g,an,dp);//显示模块
    
31. endmodule
    
32. 
    
33. 
    
34. //deqdeta文件
    
35. module seqdeta(
    
36. input wire clk,
    
37. input wire clr,
    
38. input wire din,
    
39. output wire[3:0] dout
    
40. );
    
41. reg [2:0] present_state, next_state;
    
42. parameter S0 = 3'b000, S1 = 3'b001, S2 = 3'b010,
    
43. S3 = 3'b011, S4 = 3'b100,S5=3'b101; // states
    
44. //State registers
    
45. always @(posedge clk or posedge clr)
    
46. begin
    
47.     if( clr == 0)
    
48.         present_state <= S0;
    
49.     else
    
50.         present_state <= next_state;
    
51. end
    
52. //C1 module
    
53. always @(*)
    
54. begin
    
55. case(present_state)
    
56.     S0: if(din == 1)
    
57.             next_state <= S1;
    
58.         else
    
59.             next_state <= S0;
    
60.     S1: if(din == 1)
    
61.             next_state <= S2;
    
62.         else
    
63.             next_state <= S0;
    
64.     S2: if(din == 0)
    
65.             next_state <= S3;
    
66.         else
    
67.             next_state <= S2;
    
68.     S3: if(din == 1)
    
69.             next_state <= S4;
    
70.         else
    
71.             next_state <= S0;
    
72.     S4: if(din == 1)
    
73.             next_state <= S5;
    
74.         else
    
75.             next_state <= S0;
    
76.     S5:if(din==1)
    
77.             next_state <= S2;
    
78.          else
    
79.             next_state <= S3;
    
80.     default: next_state <= S0;
    
81.     endcase
    
82. end
    
83. 
    
84. //C2 module
    
85. always @(*)
    
86. begin
    
87.     if(next_state == S5)
    
88.         dout = dout+1;
    
89. end
    
90. endmodule
    

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