CONF_DONE拉高后又被拉低

使用Stratix 3 系列EP3SE50F484芯片，通过JTAG或者AS模式加载程序，使用USB Blaster（友晶科技）加载器，软件quartus 12.0显示加载成功，但是FPGA没有正常工作，I/O端口还都是高阻态，示波器测量CONF_DONE信号在加载成功时被拉高，过10ms左右，又被拉低，nSTATUS波形是2.5K的周期波，请高手指教可能是什么原因导致，查了好久了，很头大。加载电路设计查询过多变，该上拉的都上拉了。

请高手指点一下啊，多谢！

自己顶，跪求高手帮忙啊！