关于TMS320C6748的PLL设置

TI手册里介绍PLLM设置倍频的范围是0-31，出于系统设计的需要，需要设置频率为420MHz，输入时钟为24MHz，PLLM为34，PLLdiv为1，也即24x(34+1)/(1+1)=420MHz，是不是PLLM并没有范围的限制?
另外TI手册里介绍PLL0_SYSCLK[1~7]的上限频率，如果我设置超出了，是不是还是以上限频率为主，如果没有超出，就以设置的为主。比如TrongLong设置DSP主频456MHz，DDR最高主频300MHz，PLL1_SYSCLK1也为300MHz。

请参考这个http://processors.wiki.ti.com/in ... AP-L138#Sleep_Modes

可以将 配置后的时钟输出到管脚上用示波器测量一下。