链路中有电容，S参数测试会有影响么？

看了十几遍才知道你大概问什么?理解能力太差了。
SDD11的测试本质是通过反射来判断通道的一致性，如果你的上电是指芯片工作，能发出信号，你们需要做的是在连接器端有源测试。而你在没上电的时候，做了下无源测试，发现通道的响应不一样的话。
问题的答案就是：你在做无源测试的时候什么端接都没有，芯片的作为信号的输入，内阻大于5K欧，而在做有源测试时，整个通道都是匹配好的，SDD11的反射通道响应肯定是不一样的啊。

模拟电路最后几章大篇幅的讲述运算集成，再衍生到数字电路中又重点讲了等效电路，然而基础都源自于小信号分析电路。
具体芯片内部如何去设计这些百万级以上的集成电路，我们不需要过分的去关注，只需要知道：
对于交流小信号，输入阻抗和输出阻抗的定义是对地或者对电源的值。
没导通的情况下，CMOS也好BJT也好，集成的各种逻辑电路也好，最终等效的一个电平转换的PN结都属于截止状态，因此可视作无穷大，通常是等效于上拉或者下拉的几十~几百K电阻。
导通后，高速数字电路来讲，我们需要的上拉或者下拉PN结处于饱和状态，而对应的另一个PN结处于截止状态，这个时候，接受输入阻抗会变的比较小，小到什么程度呢?为了保证整个通路的最大传输效率，相对于上拉下拉切换速率的阻抗匹配就是我们需要考虑的了。

测试仪器是PNA

求解

可以。
很多上电后具直流偏置的S参数测试都会接隔直电容保护网仪的端口，只要电容所造成的相移在信号所在频率带宽内电气长度的五度以内就都可以。注意封装寄生参数影响，不要选取过大封装。

电容的ESL,对信号的上升沿影响最大，并且主要取决于电容的封装。

按照上述各位的解释，对于一般0402的陶瓷电容对测试本身是没有影响的。PNA是通过不断向外发送正弦波来进行测量的，对于交流信号，只要封装参数足够小，电容确实应该没有影响的。
还有一个现象，在测试SDD11的时候，链路中没有电容。因为是PCBA板，DUT是控制芯片到连接器的一段串行信号，测试的位置是连接器。在不上电测试的时候，SDD11在低频（大约2Ghz以下）的时候会明显增大，变化的趋势依次递减，到了2Ghz以后，变化趋势就和上电的时候一样了。测试本身是要求上电测试。总得来说就是，断电的时候，低频的回损很严重，上电之后就不会。
这是什么原因，是芯片内部工作的时候的变化引起的么?
另外，阻抗我也看了，断电的时候，链路阻抗到芯片的位置就处于开路，上电的时候，不是这样，末端有匹配电阻。

看了十几遍才知道你大概问什么?理解能力太差了。
SDD11的测试本质是通过反射来判断通道的一致性，如果你的上电是指芯片工作，能发出信号，你们需要做的是在连接器端有源测试。而你在没上电的时候，做了下无源测试，发现通道的响应不一样的话。
问题的答案就是：你在做无源测试的时候什么端接都没有，芯片的作为信号的输入，内阻大于5K欧，而在做有源测试时，整个通道都是匹配好的，SDD11的反射通道响应肯定是不一样的啊。

不好意思，不好意思，表达能力太差，多多包涵。
上面忘了说明一点，这个测试是TX方向的，芯片是驱动端。那意思就是说，芯片作为驱动端，在工作的时候会接上匹配电阻，类似于DDR的ODT?（这种情况可能性应该不大）
我还有一个理解就是，芯片作为驱动端处于工作状态的时候，那些CMOS或者一些别的元器件处于导通状态，阻抗会变小，阻值大小会和链路匹配，没有工作的时候，元器件没有导通，阻抗就处于5Kohms的状态。会不会是这样呢?
芯片的工作状态不懂啊，求解?

先弄清楚你芯片是高速通道是什么样的电平规范如：CML,PECL,LVDS等，有个资料上传不上来，你先看看各自的电平规范。

说道电平规范，我还有个疑问一直没弄清楚。就拿PCIE来说，之前我看过一个芯片的Datesheet，PCIE的电平规范是CML，那问题就来了，是所有芯片的PCIE总线的电平规范都是CML么，还是说不同芯片会有区别?
串行链路中接的AC耦合电容，一个作用是隔直，另外一个作用提供过电压保护。正因为这两个作用，也就使得拥有不同工作电压的芯片之间通信，而不影响对方。

如果有资料的话，求分享，或者分享链接也可以呀

大概弄明白了，谢谢斑竹~谢斑竹~斑竹~竹

回答问题直奔主题：比如你差分线中间串接一个0.1uf电容，低频和高频的S11都会变差，频率越高S11变差越严重（跟具体电容ESR ESL相关）。
低频@<1G S11会差3～8dB，高频3G~6GHz 10+db这个量级。
具体情况具体分析，跟线长也密切关系。