DDR3走线间距为2W有啥影响，大家讨论一下看看！
时间：10-02
整理：3721RD
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大家讨论一下，DDR3layout走线 走线间距由3W调整为2W，即4mil的线宽，间距为4mil，这样的话有啥影响，有没有这样拉过班子的?大家说说情况看?
串扰增加了，误码多了
这个看耦合的长度，我做过2W的，没问题，耦合长度1500MIL，更长的没试过，跑1066左右。
没什么的
木有关系啊
速率不高 影响不大。
对于类似DDR的并行信号传输，FEXT是主要考虑的，其与上升时间、线间距和耦合长度有关，你的线间距变小了，如果耦合长度不长，DDR3速率不高应该也没有多大问题，具体可以仿真确认下需要速率下的最大耦合长度。
变为2W时，同时压缩走线与参考层的间距，也可以减小信号串扰
ddd
速率不高的话影响不大，现下PCB密度越来越高，很多情况已很难做到3W。
这个问题不大，4MIL的线做阻抗比较好。
一般情况影响不大