DDR3_DQS0_P不是单向的么？是只由控制器产生的信号吧？
时间：10-02
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为什么在Hyperlynx DDRx Wizard的仿真中, 会出现由DDR3到控制器的仿真结果, 还fail掉了,如下图:
同一行的错误定位在:
dqs/dq有write和read cycle
源同步一定要有strobe和data才行。
不要把strobe和clk搞混了。clk是只能input给dram。
write下dqs to clk时序要求为tdss tdsh
read下 dqs to clk时序要求为tdqsck
完了,我那个仿真fail的问题,是不是影响很大?