Via 对高速信号阻抗影响
时间：10-02
整理：3721RD
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关于Via对DDR3信号的影响；（1） 过孔等效长度影响 （时延）
（2） 寄生电容，电感影响（阻抗不匹配）
以上两点，在设计时，要优先考虑哪点。
（2） 寄生电容，电感影响（阻抗不匹配）
以上两点，在设计时，要优先考虑哪点。
这两点都不用担心。速率不是很高。
第二点稍微考虑一下就好，没有那么严重。
如果单从SI来考虑的话时延要求比较高，毕竟DDR3对时序要求很高，但是如true和cousins所说，DDR3没有那么严重，如果做到所有的同组线同时变化（打孔和换成），也可以多打个via。多考虑下EMC方面的措施。组可能方面的话，DDR3要求没有特别的严格。一般都能满足要求。
各位小编回答很精辟呀
我只说一点，DDR3对时序要求很高，DDR4也是，这也是DDR4速率一直上不去的一个原因
现在嵌入式的 2133也是常见了。
感觉是否阻抗匹配及串拢（3W）处理好，等长按设计要求处理下。都OK。