DDR时序问题

DDR走线的时候，我们一般遵循这样的原则：地址线和时钟信号等长匹配，数据线组内匹配。那其他信号线之间的匹配关系是什么样的呢?有哪位大神能够详细的讲一下，为什么需要这样匹配?不要告诉我这是为了满足时序的要求，这样的回答太笼统了，不胜感激。

你的其他信号线指的是那些啊?

控制，命令，以及DQS

源同步电路的时序是要满足以下对应关系：
DATA-->DATA strobe
这是由并行触发器的结构决定的，想知道为什么有这种时序要求可以回忆下数字电路基础和微机原理的同步电路/DQ触发器。
所以你的时序匹配要以以下方式去做
dq/dm-->dqs
addr/cmd-->clk
ctrl-->clk
dqs-->clk
不同组DQ之间是没有直接对应关系的，都以dqs为基准。
具体需要相差多少，以寄存器跳变和寄存延时决定其延时。当然软件修改也是能调节clk延时的。
其他同理。

谢谢，讲的很详细，我对DDR各类信号之间的线长匹配有了更深刻的认识，这将更好的指导Layout DDR 部分的布线

总结起来，除了DQ/DM要和DQS匹配之外，其余信号线都要和时钟信号有长度匹配要求。

也有例外，DDR3 FLY-BY结构的是按片做等长。