ddr3 这样分组怎么样 ？

现在的系统是8个芯片，16bit的，
分组成：
数据：DQ0-DQ15, DML, DMU. LDQS差分对，UDQS差分对
时钟：差分时钟CK,CK#
地址+剩余：A0-A15,BANK,CKE等等。
每个芯片的数据组，组内等长，芯片与芯片之间不等长，比如DQ0-DQ15,组内线等长，但是与DQ16-DQ31的组不等长
线采用5mil,间距15mil

DQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
clock应纳入address, command实现等长

楼上说的很对，只是不知道这个是DDR几代，DDR2以前的（包括DDR2）组间skew也是有限制的；DDR3还好。

好的，谢谢·～

CKE都出来了，应该是DDR3吧?
得益于leveling技术，字节内部11根线等长就行了