BUS仿真问题

今天在DDR3BUS仿真遇到一个问题：
1：DQS和data时序分析。设定如下

2：仿真后结果如下，read可以出结果，但write操作时无结果。

我看了下，我觉得应该是MODEL选择的问题。感觉很奇怪。
奇怪的地方是。U3是cpu  model选择DIFF信号WRITE时，给定了DRIVE ,RECEIVE..  ,,
但READ模式，没有给定DRIVE ,RECEIVE。
但仿真的结果反而是read可以出结果，但write操作时无结果。
晕了

Driver 驱动端模型
ACTIVE RECEIVER  工作状态的RAM
standby receriver    非工作状态的RAM。（本例子就点到点拓扑，所以这项没有用）   
对data来说： U3写和读 U16时，  2,3行的模型交叉选择就OK。
但问题是 DQS写给了模型，但是读的时候，也该给个选项我来指定模型啊，可惜没有。
请大家给点意见