DDR的差分时钟信号在LAYOUT过程中的如何处理

如果能够做到等长最好。

是什么产品?

走带状线，可以按照差分线走线，基本等长，参考平面是地。
总长度注意和地址线，控制线的SKEW,同时注意端接电阻的位置。

stripline is no longer a requirement for highspeed clocks - as long as they are closely referened to a continual ground plane.

从bga封装拉出来的不同的层等长可以吗?

按一般差分布线方式,注意端接,我们一般按一串一拉做,并注意时钟线与其它线的等长关系就可以了！

差分一定要等长  阻抗100  最好有参考地平面   注意匹配电阻加在CPU  阻值10-----22 可选

我补充一个问题，端接电阻是要紧靠DDR 脚，但是如果是空间不够，正反各两颗DDR对齐布局，那端接电阻放在哪里，要怎么布线，谢谢

回复9号：正反贴的时候，端接电阻就放在DDR外面就行了，距离DDR最近就行了。

不是很明白

那就仿真一下拉

对的，最好等长、且有完整的参考平面！