请教一下共同同步的SDRAM时序与输出保持时间有什么关系。时序计算公司

建立：Tcycle+/-Tclk_fly-Tdata_fly-Tco-Tsetup>Tmargin
保持：Tco-Tdata_fly-/+Tclk_fly-Thold>Tmargin

同问，输出保持时间有什么意义?不是只需要输入建立和保持时间吗?

在源同步系统中，时钟信号的输出与其他信号是同等相位差的，也就是没有了TCO的概念，而至于一个时钟信号与其他信号的相对延时，TVB和TVA的概念，这里TVB就是数据信号的输出建立时间，TVA就是其输出的保持时间，时序计算更简单啊。
我说的不太好懂，建议你可以找源同步的资料看看。

是在一些共同步时钟芯片的资料中看到输出保持时间的，很费解啊?时序计算时要考虑这个参数吗?

只要器件作为接收端口时的ValidWindow满足要求即可，预算是为了器件选型，可以避免完全不能工作的情况。如果预算不通过画出来肯定不行，如果预算通过，画出来的也不一定行。所以预算还是要做的。输出ValidWindow用来计算裕量的被减数。

嘿嘿自己画个框图一推就出来了

我前面的说法有个错误
原来把CPU-SDRAM的系统误认为是源同步系统了，其实它应该是个内同步系统
内同步系统是共同同步的一种
SDRAM的时序与输出保持时间的关系是在CPU读SDRAM的时候
保持时间须满足关系：Tflt_data + Tflt_clk + Toh - Thold = Th_margin