DDR2 地址信号最后上拉VTT电阻的大小对DDR2有什么影响？

从仿真结果来看，当上拉电阻较小，比如50欧姆，接收端芯片的高电平幅值较低，只有1.35v左右，低电平幅值较高，0.45v左右，这样不会影响高低电平判断。DDR2可以正常工作。
当阻值100欧姆，高电平升高，低电平降低，
电阻越大高低电平越接近DDR2的1.8v电平。
当阻值变为4.7K时高电平升到1.8v左右，低电平也降到0v左右，这样似乎是比较符合DDR2电平。但似乎没有设计会把那个阻值设的很大，一般都是50欧姆以下。
我的问题是这个电阻大小有要求么?电阻的大小对DDR2工作有什么影响?我在Jedec中没有找到关于这个阻值的spec。

这个根据仿真确定的吧，为了防止过冲和下冲会弄的电压范围小一点。只要满足电平DC/AC特性都可以。

一般组织控制在50欧姆左右，组要是匹配特性阻抗

高人还未出现

做端结用的电阻肯定要和要求的信号传输线的阻抗相匹配的，个人认为是这样的！

我看过的匹配值一般是用将近50欧的，这样可以吸收反射，你看到的电压摆幅大是因为反射叠加了电平。