关于时钟信号输入端的下拉22pf电容是怎么得来的
那对应不同的器件，应该会对这个输入时钟信号的高低电平保持时间有个具体要求，那么这个电容的容量对于不同器件就应该是不同的吧?
那应该怎么去计算这个容量值呢?
看了下滤波相关的资料，滤波的频率和电容的容值和封装有关，主要是C和ESL参数，然后网上还看到个经验是这样的：一般ESL
1inch = 15 nH 因此对于0603的封装，ESL差不多就是0.9nH。是不是这样的呢?
比如我要的是133MHz的时钟信号输入到SDRAM，clk high plush width 和clk low plush width都是2.5ns。那么对于这个情况，我的下拉电容参数该如何确定呢?由于靠近CPU，是不是最好选择NPO的贴片陶瓷电容?
望高手帮忙解答啊！
求高手回复解释，或者指点啊！
学仿真吧
是啊。
可是仿真也得把这个原理搞懂啊。
我只知道需要在时钟线上增加匹配电阻防止反射，猜想增加下拉电容是为了滤除高频谐波分量?还是为了减缓上升沿?关于电容谐振频率可由公式得出：f=1/[2*pi*(L*C)1/2],后面的1/2是指开方根。个人感觉如果用到这个电容22pf应该是个经验值，好比AC CAP一般用100nf一样
133MHz的时钟信号输入到SDRAM，clk high plush width 和clk low plush width都是2.5ns。那么对于这个情况，我的下拉电容参数该如何确定呢?由于靠近CPU，是不是最好选择NPO的贴片陶瓷电容?
=:: 1. NPO 不錯，其他材質應該也可以。
2. 多大電容取決於你要濾掉多少高頻成分，以你的情況，應該還可以不計較 ESL，就單看RC的效應，
是一個低通濾波器，其截止頻率為 1/ (2*Pi*R*C) , R 不大，主要就由 C決定。
谢谢你的回答哈
应该两个都有，还有是终端匹配的缘故，我用最恶劣的情况仿真了下，正好可以不过冲，如果去掉了就会产生过冲。
谢谢你的指点哈
这个多少的高频成分可以怎么来判断呢?或者我可以考虑下拉电容通过的频率比我需要的时钟频率高一点的截止频率，那样就可以保证，比我的时钟频率高的信号都通过这个下拉电容滤除掉了?
" 比我的时钟频率高的信号都通过这个下拉电容滤除掉了?"
這樣可不行，這樣會造成信號的升沿斜率變小，以 SDRAM clock 而言，容易造成過大的 Jitter。
也对，还真忘了这点，那我们应该如何去考虑这个滤波的范围呢，既能把高频的噪声信号去又能保持信号的上升沿斜率降的不是太低?还有对于这个高频的噪声，我们该如何判定它是多大频率，或者超过多大频率我们就该把它滤除呢?
先学一下原理吧
是感觉有些欠缺，那么有没好些的教材可以推荐下吗?
这应该是关于高频和滤波的是吧?