请问有关DDR的各个线长的确定
1.这些线应该怎样按先后次序确定其长度,怎样计算其长度?
2.看到很多资料上说DQS与CLK要满足75%-125%write data vindow,这个应该怎样理解,对于实际的DQS线长度的确定,尤其是flight time,应该怎样来考虑,需要同时考虑DQS的set up time和hold time么?
3.data线与DQS线长度基准是+-25mil,这个又是怎样来的,不要考虑读与写的基准偏差么?
4.address线又是怎样来定义?
感觉思绪很乱,请各位大侠帮我解惑下,谢谢,如果能附图,将不胜感激
怎么没人回答
1.这些线应该怎样按先后次序确定其长度,怎样计算其长度?EDA365论坛7 R1
Li ：时钟和QDS是比较关键的线，先确定他们。最好是等长在100mil或者设计经验高，可以考虑多考虑一些,为什么，去看芯片手册。
2.看到很多资料上说DQS与CLK要满足75%-125%write data vindow,这个应该怎样理解,对于实际的DQS线长度的确定,尤其是flight time,应该怎样来考虑,需要同时考虑DQS的set up time和hold time么?EDA365论坛+
Li：就是在时序上，CK和DQS有一定的约束，以前不经常提，是因为频率比较低，如果现在上400M的话，还是要考虑一些的。
3.data线与DQS线长度基准是+-25mil,这个又是怎样来的,不要考虑读与写的基准偏差么?
Li： 如果你知道data线是如何采样的，你就知道为什么要这么严格要求这个参数的。
4.address线又是怎样来定义?
Li：如果你知道 address线是如何采样的，你就知道该怎么定义这个长度了。
谢谢你的解答,如果先定clk,具体要怎么定
DQS是事实上的DQ参考CLK。
如图,可不可以这样理解,无论读写状态,DQ只相对与DQS上下升沿采样,在读取时，DQS 与数据信号同时生成;在写入时,在DQ 的中部选取.因为读取时,至少要保证在DQ的上升沿选取,而写时,不超过DQ的setup time,因而,需保证DQS与DQ的严格等长.
对于DQS与CLK,在写的时候,由于driver的不同,要满足一个写窗口,那tAC的规定除了芯片所固定的值,对于DQS有没有一个飞行时间的限定,如果如楼上所说,满足CLK长于DQS100mil,那是怎样的考虑
由上可看,clk是所有信号的一个基准,怎样的长度保证飞行有效,难道仅仅是所有线尽量等长,而不理睬其长度的多少
坐等 liqiangln 小编释疑
虚心学习
求解释
读写时序不一样，但数据都是由DQS来触发，地址线与时钟是同向的读的时候也是驱动发地址，指令不一样，读的时候DQ，DQS与时钟都是同步的，因为数据已经是在内存里面的，读的时候就是一起送出；写的时候是数据不在内存里面所以是用边沿触发。DQS是参考CLK，所以只有起始点不一样，如果CLK与DQS差太远的话这个起始距离就会变长，那么这段时间就不能传其他数据整个时间轴空闲，而地址和指令一直在发的话就会引起误操作。
寻求大家解释：DATA,Address,CLK这几个的线长关系是怎么样的呢?有的说data<CLK<Address,有的又说DATA&Address<CLK,
如下网址：http://space.ednchina.com/upload/2010/6/2/61b951f1-949b-4e96-b2c7-cb6e2cf5528e.gif
Intel的要求很宽，都宽到cm级的了。 新手，请各位指导，谢谢！