新手请教：仿真ddr2_addr_bufferly的幅度为什么比输出波形的幅度小？

补图

问题中信息太少?请搂主详细描述下案例，再提出问题?

cpu到四片DDR2,我仿真的是DDRaddress的信号,得到的波形如上面的图，不明白为什么驱动端波形 IMX515APP_TEST_1009_SI u1 ab1_buferly的幅度比IMX515APP_TEST_1009_SI u1 ab1的小，看教材的例子中好像是一样的。 谢谢！

DDR芯片内部本身有ODT电阻,电压幅度比DRIVER端大是很正常的.

谢谢小编解惑。另请教小编，仿真时能不能对ODT电阻进行选择，看ibis中应该有3种阻值可选，可是我在拓扑、中选择模型的时候确没有?是我加载模型方法不对吗?

    神马意思? 驱动端也就是core过来的嘛?core power跟IO power都不是相同的。core电压会低。否则功耗会很大。

我现在也在做DDR2的仿真，也是个新手。手头一点参考资料都没有。你那有教材?能发我一份吗?hanhan336@163.com。谢谢了