怎么样消除地上耦合的时钟信号噪声

最近做了一块板子，ADI的dsp（ts201）+altera的一个FPGA，叠层结构是top/GND/S1/S2/POWER/BOTTOM，由于限制了成本，电源层分割的很多，最后从duc出来并滤波的中频信号有一个将近8mV的60M时钟耦合信号，这样这个模拟信号的动态范围估计达不到。时钟信号是这样分布的：60M晶振经AD9510分配给了fpga、dsp、sdram和duc（均是60M）；其中fpga和dsp的时钟走S2，duc和sdram的时钟走S1;我想问下这个耦合的噪声是不是由于时钟信号回流平面不完整带来的，要怎么补救?还有就是S1和S2的回流平面是不是GND和POWER，这样fpga和dsp的时钟信号会不会就耦合到地中了，要怎么弥补，请高手帮忙一下，谢谢！

如果能排除直接耦合的话，应该是PG的问题！加耦合电容让地阻抗小点儿。S1、S2 return path应该分别是GND,POWER

我个人觉得 耦合到地上的噪声没必要消除
噪声耦合到地上证明其基本返回路径是地 而不是耦合到其它pcb布线上或者由空间辐射返回
重点是降低噪声在地平面上IRDrop，使地阻抗在噪声频域范围内有很小的阻抗。这样噪声就不会叠加到其它共地端的电路上了，貌似是这样

First make sure you terminate the clock net properly. In many cases, it is the reflections on a poorly terminated clock net get on to the power/ground net. This phenomenon was discussed at Designcon2009.