还是关于DDR的问题
我画的板上 用的是100R的排阻 不过也不是太清楚 起什么作用 可能是限流吧?
是不是高频抑制方面的考虑呢?
这要看DDR的类型来说，如DDR2：
如果是AMD的芯片组那是全部都有串电阻（靠CPU端则是SO_DIMM，靠DIMM的那是台式机用的），那是用来做阻抗匹配的。
如果是intel的那是接在DDR那头，是上拉电阻。数椐线是没有的，Command和Control线才接。
DDR1和SDRAM==电阻的用法是不一样的
如DDR2有好多电阻都做到内存上了
源端端接,应该是用来减少反射的！
这个要看具体情况，但一般来说DDR的Rs设计推荐靠近DIMM，这样可以减小Controller附近的空间占用。
通常情况下Controller的驱动能力较强，负载都是多个，所以这里的Rs不是严格意义上的始端匹配，主要用作通过限流或衰减控制驱动端的驱动能力，实际使用中要根据负载个数调整Rs的大小。
我也看到intel的主板上没有串联匹配电阻，为什么?难道intel内部已经做了匹配?
加问一个问题 我的DDR 2个 并联 DDR的地址线是复用的 也就是说12位地址线要等长 而我的DDR中间全部加了电阻 从CPU到电阻 再从电阻到两个并联的DDR 的连线要等长把 允许误差是多少
有些已经被集成到IC里面去了。
一般几百兆的速率100mil应该够了。
可能是集成到北桥内存控制器了.
DDR2 集佶墼到 DDR2 DIE 内部 有程序自动调节
关于我的DDR的地址线加10R电阻的解释,我问了设计电路的工程师,不懂,解释如下:
能有效的消除数据线上的尖峰波,大概就是抑制高次谐波把,还有能消耗地址线上震荡引起的来回电流, 大概就和我们的振铃现象一样把,就是地址线上的电流要消耗在这个电阻上 这个解释不和比配电阻一样吗 我表达的不是很清楚 因为我也没听懂