四层板EMI请教
水平
垂直
下图是PCB LAYOUT,黄色的就是SDRAM CLK信号,白色的是地线,LAY2是GROUND
把原理图也抓个图来看看吧。
过孔非常的浪费，走线拓扑也没什么讲究，分支很多。SDRAM好像只有一片吧，为什么不把去藕电容和SDRAM同一面呢，地址线上的那些端接的排阻也应该靠近控制器而不是SDRAM。
FLASH与SDRAM的数据线和地址线都是共用的吧，如果把FLASH与SDRAM摆在一起，一个横着放正面一个竖着放底面，走线会简单不少，如果原理图方面再在那些排阻方面配合改动一下，走线会很顺的
从EMI测试结果来看，超标不全是这根黄色的时钟所致。
单看这根时钟线，包地几乎没有什么用，接地孔太少了，时钟的匹配电阻旁边居然还并了一个电容，看不明白，是想组成低通滤波吗?如果是，就没有必要了。
感谢两位小编深夜还上线回复,这个论坛是个朋友上个星期天介绍的,我进来看了看,看到了那篇EMC设计交流的帖子,想起去年一个同事曾经跟我说过他在一个QQ群(好像叫专业PCB LAYOUT吧)里有组织在南山开一个EMC交流的研讨会(免费;嘻嘻),问我去不去,当时我想自己并没有获得邀请,贸然前去是不是唐突了些?所以就婉拒了,现在想想实在可惜,哈！
好了,拐弯抹角的攀关系到此打住,还有问题想再请教一番,菜鸟提问,请君莫笑！
1.关于去藕电容,放在与于SDRAM同一面的效果与放在不同面的效果有何区别?其电源的路径如何效果更好?是不是如果放在同一面,电源从电源层过来,经过去藕电容再进入SDRAM的POWER PIN效果更佳?
2.地址线上的那些端接的排阻其实上一版是没有的,后来为了改善EMC,才又加上去的,据说是为了降低数据信号的幅度,不过我看前后的测试结果比较,感觉作用不大,不知道是不是因为没靠近控制器,还是因为这些排阻只能起阻抗匹配的作用?
3.走线拓扑需要什么讲究呢?这个问题可能比较广,可否指点一下SDRAM,FLASH,MAIN CHIP之间的效果比较好的走线拓扑?
4.这次的测试结果导致EMI超标的还有读卡部分的数据信号,以及数字屏的信号;读卡部分据客户说已经解决了,用的也是加大排阻的办法(搞不懂^_^),但出现了其他问题,这个暂不管;屏部分在FPC排线上增加了磁环,也已经解决了,就剩下SDRAM的CLK部分了;请教一个十二分菜的问题,象这种信号的包地,到底怎么样包才正确,即使包正确了会有多大的效果?
5.时钟的匹配电阻旁边并了一个电容,据说是用来组成低通滤波的,为什么没有必要呢?
（1）"是不是如果放在同一面,电源从电源层过来,经过去藕电容再进入SDRAM的POWER PIN效果更佳?"，一般情况下是这样，但不是说去藕电容放到背面就一定不行，比如BGA封装的IC，去藕电容就是放在背面。放去藕电容有两个原则：1.尽量符合电流流向。2.尽量使电源到芯片Power PIN之间的路径最短。
（2）排阻是串联在地址信号里，对于多负载的地址线，几乎没有人会使用串联电阻，使用串联电阻的情况一般是源端驱动能力太强，这样可以减小信号过冲的幅度，也可以延缓信号上升时间，改善EMI。但图中的地址信号幅度大，明显是末端负载反射引起，这钟情况应该使用并联电阻，或者可以改善拓扑结构。
（3）拓扑结构问题论坛里已经介绍过很多，这里不多说了，你可以在论坛里搜一下。
（4）为什么加大排阻可以搞定，请参考（2），怎样包地，上面小编说得很清楚了，要多打孔。
（5）CLK的串联电阻上并联了一个电容组成低通滤波，请问这样是想滤什么样的波呢?这个波是哪来的?如果说加电容是为了延缓信号上升（下降）时间，改善EMI，还可以说得过去，但即使是这样，也没有必要，因为串阻本身就可以达到这个效果。
感谢alooha的详尽回复，但对于所提到的 " 图中的地址信号幅度大，明显是末端负载反射引起 " ,这是怎么看出来的?还望不吝赐教！
针对你某个频率段辐射大的话,你可以考虑加个磁珠.
线路负责反馈引起的话,我想你价格电阻接地应该可以吧,只是个人想法,需要高手确认