台积电推支援20奈米制程与CoWoS技术的设计参考流程

台积电9日宣布，已领先业界成功推出支援20奈米制程与CoWoS(ChiponWaferonSubstrate)技术的设计参考流程，展现该公司在开放创新平台(OpenInnovationPlatform,OIP)架构中，支援20奈米与CoWoS技术的设计环境已准备就绪。

台积电强调，20奈米参考流程，是采用现行经过验证的设计流程协助客户实现双重曝影技术(DoublePatterningTechnology,DPT)，藉由双重曝影技术所需知识的布局与配线(PlaceandRoute)、时序(Timing)、实体验证(PhysicalVerification)及可制造性设计(DesignforManufacturing,DFM)，电子设计自动化(EDA)领导厂商通过验证的设计工具能够支援台积电的20奈米制程。

此外，台积电指出，通过矽晶片验证的CoWoS参考流程，则能够整合多晶片以支援高频宽与低功耗应用，加速三维积体电路(3DIC)设计产品的上市时间，晶片设计业者亦受惠于能够使用电子设计自动化厂商现有的成熟设计工具进行设计。

台积电研发副总侯永清表示，以上参考流程能够完整的，将台积电先进的20奈米与CoWoS技术提供给晶片设计业者，以协助其尽早开始设计开发产品。而对于台积电及其开放创新平台设计生态环境伙伴而言，首要目标即在于能够及早、并完整地提供先进的矽晶片与生产技术给客户。