相位噪声和抖动对系统性能的影响

引入噪声，而且这种电源一旦用于时序电路，那么也会成为增大抖动的一个主要原因。因此，对PLL这样的电路甚至可以利用电源滤波来进一步减小电源噪声的影响。

怎样将单元模块中的相位噪声和抖动降至最低

在设计单元模块时可以采用以下技术来减小抖动：1．利用尾电流--时序电路中使用的电流与相位噪声之间有一个直接的关系。例如，增大一对差分对的尾电流必定导致抖动性能得到改善。于是我们就必须在降低抖动和缩减功耗之间寻求一个平衡，在适当之处选择性地增大最敏感电路的电流。2．仔细布局--在对那些可能引起相位噪声的单元进行布局时必须小心，匹配元件(例如连接到一对差分对的输入)应方向相同，而且尽可能对称布局。该方法会使应匹配的元件具有同样的处理斜率(process gradients)，因而有助于改善元件之间的匹配程度。电阻应尽可能宽，以减小Delta W效应。如果可能，应在整个电路中使用同一种类，甚至尺寸和阻值都相同的电阻来帮助跟踪工艺和温度的所有变化。

总而言之，要想尽可能减小抖动，就必须在所有设计层上都小心谨慎。高速数字设计师在设计过程的每一步都应考虑相位噪声和抖动的影响。