相位噪声和抖动对系统性能的影响

，约等于中心频率处曲线的高度与fm处曲线的高度之差。该曲线显示的是一个带噪声相角的振荡器的功率谱，这些噪声相角自身的波动见图3。

图2所示为振荡器的功率谱，而图3所示为噪声相角的谱，也叫相位波动的谱密度。对于距离中心频率足够远的偏移频率，从图2所示功率谱中测得的以dBc/Hz为单位的相位噪声等于图3中所示的该频率处相位波动谱密度的值。

图3中的密度谱是以对数坐标表示的，其中，相位噪声边带以1/fm2或20 dB/十倍频程的速度下降。实际上，在噪声边带中的某些地方，随着相关噪声过程的不同，相位噪声可能会以1/f3、 1/f2甚至 1/f0的速度下降。

下降速度为1/f2的区域被称作“白色频率”变化区，这个区域中的相位变化是由振荡器周期中白色的或非相关的波动引起的。振荡器在该区域中的行为由振荡器电路中元件的热噪声决定。当偏移频率足够低时，元件的闪烁噪声通常也会起作用，导致该区域的谱密度以1/f3的速度下降。

此外，还有一点值得注意，当图3中偏移频率趋于0时，边带噪声会趋于无穷大。这恰好与自由运行振荡器中理应出现的时序抖动行为相符。
 

如何将相位噪声转换为抖动

如前所述，抖动和相位噪声所描述的是同一现象的特征，因此，如果能从相位噪声的测量结果中导出抖动的值将是有意义的。以下介绍推导方法：每个振荡器都有其相位噪声图，图4给出一个例子。该图中绘出的是从12 kHz到 10 MHz这个频带范围内，某振荡器的相位噪声情况。图中，L(f)以功率谱密度函数的形式给出了边带噪声的分布，单位为dBc。中心频率的功率并不重要，因为抖动只反映了相位噪声(即调制)与“纯”中心频率处的相对功率值。边带的总噪声功率可以由L(f)函数在整个感兴趣频段内(在本例中，即12 KHz到 10 MHz频段内)积分得到。

计算得到的是相位调制噪声在该频段内的功率，而相位调制正是造成抖动的原因。由此，我们还能用如下的定积分推出RMS抖动的值。

下式可求得该噪声功率造成的RMS抖动：

抖动值还可以用其他单位表示，例如单位时间（UI）或时间。将上式除以以弧度为单位的中心频率就可以将抖动单位转换为时间，见下式：

利用图4所绘的噪声功率值，我们可以计算一个312.5MHz振荡器的RMS抖动。将相位噪声曲线在12 kHz到20 MHz范围内积分，得到-63 dBc：

因此可以得到如下式所示的RMS相位抖动值，单位为弧度：

还可以将该抖动值单位转换为皮秒：

而同样的312.5 MHz振荡器的典性总抖动值在5ps RMS左右。

最终，我们计算得到的0.72 ps RMS的抖动值只在最大抖动中占很小的比例。
怎样将电路板上的相位噪声和抖动降至最低

电路板设计师可以通过两种关键技术降低板上的确定性信号抖动：

1．完全以差分形式收发信号：诸如LVDS或PECL等一些以差分方式收发信号的惯例，都能极大降低确定性抖动的影响，而且这种差分通路还能消减信号通路上的所有干扰和串扰。由于这种信号收发系统对共模噪声本来就有高度抑制能力，因此差分形式本来就有消除抖动的趋向。

2．仔细布线：只要可能，就要避免出现寄生信号，因为这种信号可能会通过串扰或干扰对信号通路产生影响。走线应该越短越好，而且不应与承载高速开关数字信号的走线交叉。如果采用了差分信号收发系统，那么两条差分信号线就应尽可能靠近，这样才能更好地利用其固有的共模噪声抑制特性。

怎样将芯片中的相位噪声和抖动降至最低

 
在芯片级上，可以使用以下设计技术将抖动降至最低：

1．差分信号收发：即使进入芯片的是单端信号，最好也在芯片中将其转换为差分信号，原因同上节所述。

2．仔细布设信号通路：在对敏感时序信号通路进行布线时必须小心，而且走线越短越好，还应避免与任何数字信号线交叉。只要条件允许，最好将这些信号通路均在屏幕上显示出来。例如，一条在第二层金属平面上的信号通路可以夹在第一层和第三层金属平面之间，而第一层和第三层金属平面均连接到一个干净的地上。

3．恰当选择缓冲器大小：如果用缓冲器在模块间分配信号，那么必须注意驱动强度的选择。驱动不足会造成信号上升/下降沿过缓，给噪声以可乘之机。

4．保持基底和地的干净：基底噪声和地噪声是造成确定性抖动的主要原因。在一个有多路同步数字输出的芯片内，地线反弹噪声(ground bounce)可能会达到几百毫伏，甚至1伏。为了降低地线反弹噪声，芯片上应该有尽可能多的电源对，而且这些电源对应尽可能靠近数字输出。

5．使用一个单独的干净地层：在电路设计中，最好将数字电路的电源与敏感的模拟电路(如振荡器或PLL)的电源分开。数字电路，尤其是高驱动输出数字电路的电源很可能会