基于AES的网络加解密系统系统硬件图及完整源代码

口设计及其地址空间映射

该IP core所有信号都是同步的，时钟上升沿有效，具体接口信号设计如表2.1所示。

表2.1 IP core 接口信号

根据表2.1可以看出所有的接口信号都是按照总线规范设计的，这样使本设计能够直接作为自定义组件集成到系统中使用。IP core的密钥、加/解密数据以及所有的控制信号都是通过32位数据总线传输的，为了使IP core能够识别，需设计出合理的地址空间映射，如表2.2所示。

表2.2：IP core地址空间映射

表2.2中，控制寄存器CTRL控制着IP core的功能和轮询的状态，它是可读可写模式。本设计只用到4个字节的第0个字节，第1到第3个字节保留待用。控制寄存器CTRL各位的映射如表2.3所示。

表2.3 控制寄存器映射

(2) 有限状态机控制模块

该IP core加/解密工作首先需要初始化一个密钥，密钥初始化完毕后就会启动密钥扩展模块，产生各个轮运算所需要的轮密钥，轮密钥产生完成后，传入需要操作的数据块，然后根据有限状态机的控制完成各轮加/解密，最后完成操作，加/解密有限状态机如图2.6所示。

图 2.6 加/解密有限状态机

3.2 软件设计部分

嵌入式系统的软件，用于协调各个子模块和数据的调用，是实现设计者思想的主要手段。软件模块主要包括AES组件相关程序与应用程序。

部分主要代码如下：

// AES头文件

#ifndef AES_H_

#define AES_H_

#define KEYWORDS 8

#define AES_BASEADDR 0x02902000

#define KEY_ADDR AES_BASEADDR+0x00

#define DATA_ADDR AES_BASEADDR+0x08

#define RESULT_ADDR AES_BASEADDR+0x10

#define AESCTRLWD AES_BASEADDR+0x1F

typedef struct{

volatile unsigned int* key;

volatile unsigned int* payload;

volatile unsigned int* result;

volatile unsigned int* control;

} aes_handle;

void aes_init(aes_handle* context);

void aes_setKey(aes_handle* context, unsigned int* key);

void aes_setPayload(aes_handle* context, unsigned int* payload);

void aes_setKeyvalid(aes_handle* context);

void aes_encrypt(aes_handle* context);

void aes_decrypt(aes_handle* context);

int aes_isBusy(aes_handle* context);

#endif /* AES_H_*/

// AES常用