100G DWDM，深度优化OSNR的技术

计算能力也要从千万门电路往数千万门级大跃进，系统关键芯片的搭建也将从基于100G转变为超100G甚至400G而设计。

基于128Gbit/s相干接收系统中，实验室仿真结果B2B OSNR在同样误码率门限情况下为14.5 dB。OFC 2010年报道的国外某首个128Gbit/s速率PM-QPSK相干接收在线处理原型机的真实测试结果却让20%冗余度的SD-FEC技术蒙上阴影。其在2E-3误码率下的B2B OSNR门限居然裂化到17dB。究其原因，除了仿真系统和在线系统复杂度的差异之外，另一个重要的因素是在线实时芯片处理能力。这个案例也从侧面证明了FPGA拼接而成而不是基于单ASIC芯片，无法真正完成SD-FEC功能。业界认为，即使采用ASCI技术也需要65nm甚至40nm工艺的ASIC才能实现其高运算量和低功耗目标，所以芯片技术成为软判决从纸上谈兵走向商用系统的关键。

2012年第一季度，at&t实验室发布了其业界首个40nm的技术的MSA收发器的系统测试结果，也是业界首个运营商测试的SD-FEC系统。其有4个8位、每秒65G采样率ADC转换通道的DSP引擎，在具体的码型算法上，试验系统的SD-FEC采用的是基于Turbo乘积码（TPC），相应的净编码增益11.1分贝。虽然at&t这个实验室测试系统受成40nm ASIC熟套片数量的限制，只开通了SD-FEC的波，远低于国内40个波长的测试要求；系统的发射光功率也大于国内标准的1～2dB(这会改善ONSR性能)，但它毕竟为高性能芯片将SD-FEC带入实践商用做出了积极的尝试。