普通PCI接口的高速数字信号处理板卡设计

3 EPLD控制时序的实现

EPLD选用Altera公司的EMP7128S，用它来完成ADC采样控制、FIFO的读写控制、采样结束中断的产生等功能。采用Altera提供的MAXPLUS II集成开发环境软件，它支持VHDL、Verilog HDL和AHDL语言，此外它还支持直接输入原理图的方式。本文采用AHDL语言编写。图2是仿真的时序图，其中CLK是输入的外时钟信号，WR是FIFO的写信号，ENCODE是ADC的采样时钟信号，TR是采样触发信号，INT是输出的中断信号。COUNT是数据采样长度计数器，虽然FIFO可以提供全满、半满的标志位，但仅以此作为中断的产生条件，就限制了采样长度的灵活性。为在应用中自定义采样长度，实现对任意大小的数据（最大不超过FIFO的存储深度）进行采样，设计中引入了采样长度计数器。只要恰当设置COUNT的计数初值（大小为采样长度的补码），使计数器溢出时给出INT中断信号，就可以实现此项功能。ADC采用的是AD9051，它采用5级流水线（Pipeline）结构输出数据，所刚启动采样时，由于流水线未被充满，前面输出的5个数据是无效的，自第6个数据起才开始将A/D变换的结果存入FIFO中。

4 SBSRAM接口设计

SBSRAM即同步突发静态存储器，其最大的优点是读写速度高、不需要刷新。在步突发模式下，只要外部器件给出首次访问地址，则在同步时钟的上跳沿，就可以在内部产生访问数据单元的突发地址，协助那些不能快速提供存取地址的控制器加快数据访问的速度。由于TMS320C6701的EMIF（扩展存储器接口）可以按SBSRAM的速度提供地址，所以应当将SBSRAM的突发模式禁止（/ADV接高电平）。但这一点并不意味着降低读写性能。事实上由于DSP在每个数据访问周期都可以连续地输出新的地址和控制命令，仍然能实现突发模式下的峰值读写速度。由于对SBSRAM存取访问的同步时钟频率在80MHz，所以高速数字信号在线路板上传输的质量特别重要。

在进行PCB设计时，信号完整性（SI，Signal Integrity）必须引起重视。它主要包括反射、振铃、地弹、串扰等。以前进行高速PCB设计时，对用户经验要求很高，现在借助于EDA辅助软件，信号完整性问题可以在设计中预见，并且采用一定的措施去控制。根据所选PCB的基材（介电常数、板厚），利用Agilent公司提供的免费软件AppCAD很容易计算传输线的阻抗，然后计算出最佳的端接匹配电阻。

在完成PCB设计后，利用HyperLynx的BoardSim功能可以验证设计。BoardSim采用流行的IBIS模型（Input/Output Buffer Information Specification），在仿真时应先将器件的IBIS模型加载到指定的端口中，设置时钟的频率与系统的工作频率相等，连接好示波器的探头，启动仿真就可以看到仿真的结果。图3是没采用端接电阻的仿真波形，可以看到信号质量非常差，振铃和过冲现象严重。图4是采用33Ω串行电阻端接的仿真波形，振铃和过冲现象都有了很大的改善，信号质量较好。

5 DSP信号处理流程

DSP信号处理算法主要依据参考文献[1]和[3]，对信号进行时间和频率二维相关运算。时间维上的峰值可以计算出目标的距离，在频率维上的峰值可以计算出目标的速度。信号处理流程如图5所示。

将PCI接口应用到DSP系统中，加速了数据传输的速度，可以充分运用PC机平台上丰富的软件和硬件资源，完成数据融合、目标显示、参数设置等任务。将运算量大的、实时性强的任务交给DSP芯片完成，充分利用了DSP芯片的特长，从而实现了PC机与DSP系统的优势互补。二者的有机结合可以构建以个实时性强、界面友好、操控方便的信号处理系统。