以太网控制器芯片的设计及实现

时间：06-13 来源：21IC 点击：

芯片实现

设计验证通过以后，经过图5所示的流程，得到整个芯片的版图。

本次流片采用华虹NEC 0.35μm CMOS工艺，芯片面积为5640μm×5480μm（不计划片槽和缓冲区），芯片有100个管脚。芯片的右上部分是实现MAC层的数字区，左下区域是华虹NEC提供的IP Core--32KB的SRAM，用作缓冲区，右下区域完成PHY功能，周围是管脚。

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