智能卡抗DPA攻击的设计与实现

3．3 时序逻辑防DPA攻击设计

针对差分功耗分析，除了利用增加电路噪声以降低差分功耗分析的信噪比的防御方案外。通过减小差分功率信号的值，同样可以降低差分功耗分析的信噪比；若电路不同状态下的功率差异趋于零，则差分功耗分析将失效。于是基于上述思路，在时序逻辑电路设计上可采用如图4所示的互补结构寄存器电路。

设寄存器初始状态相同，输出负载相同，时钟沿赋值，如图4不论输入为O或1，两个互补寄存器必是一个翻转，另一个不翻转，因此总的功耗在两种情况下没有差别。

另外，对于采用前面所述的双线信号编码方式，在时序逻辑电路的设计上，可采用在输入任何有效的数据01和10之前，都先把寄存器设置为00或11中间态的协议。这样，无论进行何种操作，则时序逻辑中相关的寄存器都只有一个寄存器翻转，有效地防止了寄存器在数据传输过程中的信息泄漏。


4 结 语

智能卡是一种高安全性、高可靠性和复杂的片上系统，具有抗功率分析攻击、时间分析攻击和故障分析攻击的能力，但在一些新型的智能卡攻击技术下其安全受到巨大的挑战，例如DPA攻击。本文针对DPA攻击智能卡的特点，在智能卡的硬件电路上进行了抗DPA攻击的设计，采用此设计，再结合一些软件上的抗DPA攻击措施，就能构成一个完善的智能卡安全体系结构，能十分有效地保证智能卡免受DPA攻击。