Layout版图设计布局布线流程

系,孔形成的电阻变小.

53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.

54 电容的匹配，值，接线，位置的匹配。

55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.

56 关于powermos

① powermos一般接pin，要用足够宽的金属线接，

② 几种缩小面积的画法。

③ 栅的间距？无要求。栅的长度不能超过100um

57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).

58 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向

59 低层cell的pin,label等要整齐,and不要删掉以备后用.

60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金属走向一致。

61 不同宽度金属连接的影响？整个layout面积较大时影响可忽略.

62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.

63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.

64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)

65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.

66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.

67 如果w=20,可画成两个w=10mos管并联

68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.

出错检查:

69 DEVICE的各端是否都有连线；连线是否正确；

70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX

71 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。

72 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的NPIM层要超出EPOLY2  0.55 um，即两根电阻间距的一半。

73 无关的MOS管的THIN要断开，不要连在一起

74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端

75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.

76 大CELL不要做divA检查,用DRACULE.

77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.

78 消除电阻dummy的lvs报错，把nimp和RPdummy层移出最边缘的电阻，不要覆盖dummy

79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.

80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.

81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.

82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.

83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.

容易犯的错误

84 电阻忘记加dummy

85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.

86 使用strech功能时错选.每次操作时注意看图左下角提示.

87 Op电路中输入放大端的管子的衬底不接vddb/vddx.

88 是否按下capslock键后没有还原就操作

节省面积的途径

89 电源线下面可以画有器件.节省面积.

90 电阻上面可以走线，画电阻的区域可以充分利用。

91 电阻的长度画越长越省面积。

92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.

93 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连，可以从更改连线入手，减小走线面积。

94 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改FLOORPLAN。