LVDS信号原理和设计

= 420mV 。

由逻辑"0"电平变化到逻辑"1"电平是需要时间的。

由于LVDS信号物理电平变化在0。85――1。55V之间，其由逻辑"0"电平到逻辑"1"电平变化的时间比TTL电平要快得多，所以LVDS更适合用来传输高速变化信号。其低压特点，功耗也低。

采用低压技术适应高速变化信号，在微电子设计中的例子很多，如：FPGA芯片的内核供电电压为2。5V或1.8V；PC机的CPU内核电压，PIII800EB为1.8V；数据传输领域中很多功能芯片都采用低电压技术。

　　

1 LVDS信号介绍

LVDS：Low Voltage Differential Signaling，低电压差分信号。

LVDS传输支持速率一般在155Mbps（大约为77MHZ）以上。

LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。

IEEE在两个标准中对LVDS信号进行了定义。ANSI/TIA/EIA-644中，推荐最大速率为655Mbps，理论极限速率为1.923Mbps。

　　

1.1 LVDS信号传输组成

LVDS信号传输一般由三部分组成：差分信号发送器，差分信号互联器，差分信号接收器。差分信号发送器：将非平衡传输的TTL信号转换成平衡传输的LVDS信号。通常由一个IC来完成，如：DS90C031差分信号接收器：将平衡传输的LVDS信号转换成非平衡传输的TTL信号。通常由一个IC来完成，如：DS90C032差分信号互联器：包括联接线（电缆或者PCB走线），终端匹配电阻。按照IEEE规定，电阻为100欧。我们通常选择为100，120欧。

1.2 LVDS信号电平特性

LVDS物理接口使用1.2V偏置电压作为基准，提供大约400mV摆幅。

LVDS驱动器由一个驱动差分线对的电流源组成（通常电流为3.5mA），LVDS接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过100Ω　的匹配电阻，并在接收器的输入端产生大约350mV 的电压。

电流源为恒流特性，终端电阻在100――120欧姆之间，则电压摆动幅度为：3.5mA * 100 = 350mV ；3.5mA * 120 = 420mV 。

由逻辑"0"电平变化到逻辑"1"电平是需要时间的。

由于LVDS信号物理电平变化在0。85――1。55V之间，其由逻辑"0"电平到逻辑"1"电平变化的时间比TTL电平要快得多，所以LVDS更适合用来传输高速变化信号。其低压特点，功耗也低。

采用低压技术适应高速变化信号，在微电子设计中的例子很多，如：FPGA芯片的内核供电电压为2。5V或1.8V；PC机的CPU内核电压，PIII800EB为1.8V；数据传输领域中很多功能芯片都采用低电压技术。

　　

1.3 差分信号抗噪特性

从差分信号传输线路上可以看出，若是理想状况，线路没有干扰时，

在发送侧，可以形象理解为：

IN= IN+ - IN-

在接收侧，可以理解为：

OUT= IN+ - IN- = IN

所以：在实际线路传输中，线路存在干扰，并且同时出现在差分线对上，

在发送侧，仍然是：线路传输干扰同时存在于差分对上，假设干扰为q，则接收则：

OUT=［（IN+）+q］ - ［（IN-）+ q］= IN+ - IN- = OUT= IN

噪声被抑止掉。

上述可以形象理解差分方式抑止噪声的能力。在实际芯片中，是在噪声容限内，采用"比较"及"量化"来处理的。

LVDS接收器可以承受至少±1V的驱动器与接收器之间的地的电压变化。由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器偏置电压以及轻度耦合到的噪声之和，在接收器的输入端相对于接收器的地是共模电压。这个共模范围是：+0.2V～+2.2V。建议接收器的输入电压范围为：0V～+2.4V。

抑止共模噪声是DS（差分信号）的共同特性，如RS485，RS422电平，采用差分平衡传输，由于其电平幅度大，更不容易受干扰，适合工业现场不太恶劣环境下通讯。