模数转换器JESD204标准概述

随着转换器分辨率和速度的提高，对于效率更高的数字端接口的需求也随之增长。目前，模数转换器（ADC）正经历从并行LVDS（低压差分信号）和CMOS数字接口到串行接口（JESD204）的转变。JESD204由JEDEC开发（http://www.jedec.org/，全称是联合电子设备工程委员会，历史背景请参考http://www.jedec.org/about-jedec/jedec-history）。

JESD204接口可提供这种高效率，较之其前代产品在速度、尺寸和成本上更有优势。采用JESD204的设计拥有更快的接口带来的好处，能与转换器更快的采样速率同步。此外，引脚数量的减少使得封装尺寸更小且布线数量更少，这些都让电路板更容易设计并且封装和电路板设计的成本更低。

该标准可以方便地调整，以满足未来的需求，正如它已经历了两个版本的变化。自从2006年发布以来，JESD204标准经过两次更新，目前版本为B.

由于该标准已为转换器供应商和用户所采纳，它被细分并增加了新特性，提高了效率和实施的便利性。此标准即适用于模数转换器（ADC）也适用于数模转换器（DAC）；本文将集中探讨其在模数转换器中的应用。

JESD204（2006）

2006年4月，JESD204最初版本发布。该版本描述了转换器和接收器（通常是FPGA或ASIC）之间数Gb的串行数据链路。在最初版本中，串行数据链路被定义为一个或多个转换器和接收器之间的单串行通道。

图1给出了图形说明。图中的通道代表M个转换器和接收器之间的物理接口，该接口由采用电流模式逻辑（CML）的互连差分对组成。所示链路是转换器和接收器之间的串行数据链路。帧时钟同时路由至转换器和接收器，并为设备间的JESD204链路提供时钟。

图1：JESD204最初标准

通道数据速率定义为312.5 Mbps与3.125 Gbps之间，源阻抗与负载阻抗定义为100 ？±20%.差分电平定义为标称800 mV峰峰值、共模电平范围从0.72 V至1.23 V.该链路利用8b/10b编码，采用嵌入式时钟，这样便无需路由额外的时钟线路，以及相关的高数据速率下传输的数据与额外的时钟信号对齐的复杂性。

这种形式的串行数据传输能容忍走线之间较大的容差--就同步采样并行LVDS和CMOS接口设计而言。此外，编码是直流平衡的，确保采用时钟和数据恢复（CDR）设计时极佳的转换频率。

当指定链路对齐、维护和监控时，该编码还允许采用数据和控制特性。此标准规定了含有这些控制特性的训练模式，可让通道在转换器与接收器之间的链路上相互对齐。

链路质量在接收器端受到监控，而链路本身则由接收器基于某些JESD204标准规定的误差阈值予以确定和降压。当拥护者意识到该标准有必要支持多个转换器下的多路、对齐的串行通道，以满足转换器增长中的速度和分辨率时，便对标准进行了修订。

JESD204A （2008）

2008年4月，该标准第一版发布，称为JESD204A.此修订版增加了支持多个转换器下的多路对齐串行通道的能力。此版本保留了最初版所支持的通道数据速率--即从312.5 Mbps至3.125 Gbps，另外还保留了帧时钟。

增加了对多路对齐串行通道的支持，可让高采样速率和高分辨率的转换器达到3.125 Gbps的最高支持数据速率。图2以图形表示JESD204A版本中增加的功能，即支持多通道。

图2：第一版--JESD204A

通过在标准中加入这些功能，便可支持采用更高采样速率和/或分辨率的转换器。例如，根据JESD204，采样时钟为250 MHz的14位模数转换器，在单通道下通过单链路传送可能需要5.0 Gbps的输出数据速率。

然而，修订后的JESD204A标准已支持多路对齐串行通道，转换器采样数据可映射到两条对齐串行通道上。这样便可将单条通道的数据速率降至2.5 Gbps，低于3.125 Gbps的最高支持数据速率。

对于模数转换器，当接收到信号时，若要正确重建模拟域采样信号，则关键是了解采样信号和其数字表示之间的时序关系。虽然最初的JESD204标准和修订后的JESD204A标准在性能上都比老的接口标准要高，它们依然缺少一个关键因素：链路上串行数据的确定延迟。

该时序关系受模数转换器的延迟影响，定义为输入信号采样边沿的时刻直至模数转换器输出数字表示这段时间内的时钟周期数。JESD204及JESD204A标准中没有定义可确定性设置模数转换器延迟和串行数字输出的功能。另外，转换器的速度和分辨率也不断提升。这些因素导致了该标准的第二个版本--JESD204B.

JESD204B （2011）

2011年7月，第二版本标准发布，称为JESD204B，即当前版本。修订后的标准中，其中一个重要方面就是加入了实现确定延迟的条款。另外，对数据速率的支持上升到了12.5 Gbps，并描述了设备的不同速度等级。

此修订版标准使用设备时钟作为主要时钟源，而不是像之前版本那样以帧时钟作为主时钟源。图3表示JESD204B版本中的新增功能。