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多个AD9779 TxDAC器件的同步

时间:11-14 来源:互联网 点击:

号相互之间必须满足建立保持要求。FF5输入端的无效时序可能导致REFCLK与数字输入数据之间的同步丢失。此点的时序故障通常表现为DAC输出噪底的提高。对于DACCLK和SYNC_I输入,FF5输入端的时序要求变为建立保持要求。

  改变同步输入延迟可以有效移动REFCLK/SYNC_I的有效时序窗口。在实际应用中,对于给定的同步输入延迟,将产生一个具有给定宽度的有效REFCLK/SYNC_I时序窗口。如果时序裕量按1递增,可以将时序裕量值设置为SYNC IRQ的设置值。将时序裕量设置为此值时,事实上是将SYNC IRQ设置为0裕量。SYNC IRQ不区别建立和保持违规引起的时序误差。然而,根据设计,当可编程时序裕量超过建立和保持裕量二者中的较小者时,SYNC IRQ置1.用户可以通过提高寄存器0x06位[3:0]的值来提高时序裕量。对于0裕量,如果存在任何偏向敏感(建立或保持)特性的漂移,则SYNC IRQ置1.

  事实上,DACCLK会对边沿检测器的输出进行采样。边沿检测器的输出是一个逻辑高电平宽度等于一个DACCLK周期的单脉冲。为使负载信号有效,边沿检测器的输出在围绕内部DACCLK信号上升沿的给定时序窗口内必须保持稳定(高电平或低电平)。

  假设可编程时序裕量设为0,并且FF5输入端的时序有效,则FF3和FF4的Q输出相同,SYNC IRQ处于复位状态。在同样的条件下,如果FF5输入端的时序无效,则FF3和FF4的输出不同,SYNC IRQ置1.如果FF5输入端存在有效的时序条件,则必须将可编程时序裕量设置为大于0的值才能确定时序裕量。

  设计一个在主/从同步配置下使用AD9779的系统时,推荐的程序是在SYNC IRQ置1前找出SYNC_O_DELAY的值(在该值时,可编程时序裕量可以设置为最大可能的值),这代表最佳的时序和最大的时序裕量。然后,用户可以降低可编程时序裕量的值。可编程时序裕量的降幅代表SYNC IRQ对漂移的敏感度。

  在AD9779可以接收的高DACCLK频率时,DACCLK和SYNC_I的有效时序窗口可能占DACCLK周期相当大的一部分。然而,在较低的DACCLK频率时,可编程时序裕量的范围可能不会让用户有机会找到无效的时序窗口。这种情况下,用户可以确信:在正常漂移下,AD9779不会随温度漂移到无效时序状况中。

  为确保同步,SYNC_I的最大速率为DATACLK/2,其中DATACLK是AD9779的输入数据速率(不是DACCLK)。图6给出了应用SYNC_I的两个可能示例。在这两个例子中,AD9779均处于4×插值模式,SYNC_I以DACCLK/8的速度运行。因此,4×线也是DATACLK输出信号。在图6 (a)中,DACCLK偏移值设为00000.在内部SYNC_I延迟(a)信号的上升沿,DACCLK上升沿使所有DATACLK输出位复位到0.注意,为在时间(X)设置4×线,SYNC_I延迟必须发生在相对于DACCLK的窗口(Y)。如果SYNC_I延迟(a)的发生时间略微提前或落后于此窗口,4×线的上升沿将提前或滞后一个DACCLK周期。

  注意,当DACCLK偏移值为00000时,应用SYNC_I延迟(a)与4×线的上升沿之间存在一个DACCLK周期的延迟。

  在图6 (b)中,DACCLK偏移值在时间(Z)设为00010.因此,8×、4×和2×设为010(与DACCLK偏移位一致)。4×线(DATACLK输出)的下一个上升沿出现在3个DACCLK周期之后。

  如果多个DAC在某一时间窗口内接收到SYNC_I脉冲,并且它们全都具有相同的DACCLK偏移值,则其DATACLK信号同步。因此,多个AD9779器件的数据锁存同时发生。

  在初始同步期间,2×、4×和8×计数器位可能不连续。这就是说,在初始应用SYNC_I上升沿时,计数器可能处于这样一种状态,使得同步可能导致其改变多个值。然而,在初始同步完成后,只要SYNC_I的速度保持DATACLK/2或更慢,那么同步脉冲只会在2×、4×和8×位复位到0时出现。(这似乎是多余的,但在实现同步后,SYNC_I脉冲实际上不必应用。)初始脉冲后的周期性SYNC_I脉冲主要用于AD9779器件失去同步这一罕有场合。电源毛刺或不良时钟脉冲触发系统中的某些但不是全部AD9779器件时,可能发生器件失去同步的情况。

  时序规格。

  第一个需要注意的时序规格是SYNC_I与REFCLK之间的关系,如图7所示。从AD9779数据手册可知,所需的时序规格为:tS = -0.2 ns,tH = 1.0 ns.


图7. REFCLK与SYNC_I的时序关系

  如果DACCLK OFFSET值被设置为非0值,则图7所示的DACCLK信号会左移一个DACCLK周期。同样,如果SYNC_I_DELAY被设置为非0值,则SYNC_I_DELAY每递增一次,图7中的SYNC_I信号就会左移AD9779数据手册给定的SYNC_I_DELAY增量。

第二个重要时序规格是DATACLK输出与数字输入数据之间的时序关系,该时序信息如图8所示。当DATACLK_DELAY_ENABLE复位时,这些值有效。如果DATACLK_DELAY_ENABLE置1,

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