电荷泵锁相环的数字锁定检测电路应用分析

相位误差。

当锁相环处于锁定状态时，设相位误差为Δt，电荷泵输出脉冲宽度为Δt 幅度为Icp 的电流，则在一个鉴相周期T 内在后级低通滤波电容上积累的电荷量为Q1=Δt• Icp。同时，在一个鉴相周期内，锁相环电路的漏电流泄漏的电荷为Q2 = T• (I1+I2+I3)。锁定状态下的压控电压保持稳定，则经电荷泵补充的电荷Q1 应等于漏电流泄漏掉的电荷Q2，即：

其中，为锁相环电路的鉴相频率。

图4 CDCE72010 电路中影响相位误差的漏电流模型

在图4 所示的漏电流模型中， I1 是锁相环芯片引入了，CDCE72010 的电荷泵漏电流指标是小于100nA，目前普通陶瓷电容的漏电流I2 也远小于100nA，而压控振荡器的漏电流I3 则可以等效为流过压控输入端输入阻抗的电流，不同规格的振荡器，该指标差异较大，通常是达到uA 级别。因此，压控振荡器的等效输入阻抗参数是影响锁相环锁定下相位误差的关键来源。

在采用CDCE72010 的锁相环电路中，通常采用电源电压为3.3V 的压控振荡器VCO/VCXO，其锁定

时的压控电压Vctrl 一般稳定在1.65V 附近。根据式（1），若忽略I1 和I2 漏电流，则在锁定状态下由VCO/VCXO 输入阻抗引入的相位误差为：

根据式子（2）可以看出，为了减小锁定时的相位误差，可以尽可能地提高锁相环的鉴相频率f PFD

、电荷泵电流Icp、以及压控振荡器的输入阻抗Ri。

3.2 数字锁定检测电路设计和实验测试

在数字锁定检测电路设计中，必须严格确保锁定时的相位误差Δt 小于锁定检测窗口TLock_Window，

否则数字锁定指示信号就将出现误判现象。根据前面分析得知，在CDCE72010 锁相环电路中，外部

VCXO 的输入阻抗是数字锁定电路设计的一个关键参数，根据式（2），可以得到压控振荡器输入阻抗的指标要求：

假设在应用中CDCE72010 中鉴相频率为1MHz，电荷泵电流为1，预设的锁定检测窗口为5.8ns，本

地VCXO 的压控电压为1.65V，则可以得到VCXO 的输入阻抗要求：

在锁相环电路设计中，鉴相频率和电荷泵电流与环路直流增益成正比，跟锁相环的环路带宽和相位裕量密切相关，为了得到较小的环路带宽，通常需要降低鉴相频率或电荷泵电流。进一步分析式（2），相位误差跟鉴相频率和电荷泵电流成反比，因此在低环路带宽电路的设计中，必须特别注意压控振荡器的输入阻抗（或漏电流指标）和锁定检测窗口的设计，严格满足式（3）的设计要求。

可以通过实验来检查式（3）的正确性。在CDCE72010 的评估板上，改变VCXO 压控端的等效输入阻抗，通过观察CDCE72010 锁定指示输出管脚或锁定指示寄存器的锁定状态，分析该锁定检测电路是否可靠地工作，具体实验设置如下：

参考时钟为25MHz，VCXO 频率为125MHz，鉴相频率为1MHz，PFD 的检测窗口为5.8ns，控制电

压为1.65V，实验结果如表1 所示，其中R i _ min为计算出的VCXO 输入阻抗的最小值，√表示锁相环指示锁定，×表示锁相环数字锁定指示为失锁状态。其中，在实验过程中，由示波器监控CDCE72010 的参考时钟和本振时钟一直处于锁定状态。

表1 不同VCXO 输入阻抗值对CDCE72010 数字锁定指示的影响