12位高速ADC存储电路设计与实现

理的难度比较高,一般的静态RAM就可以满足速度要求。628512容量为512Kbit,存取时间70 ns,可以满足10Msps以上的采样要求,比较具有典型意义。图4是AD9225与628512的接口电路图,存储方案实际是分时存储的特例。

图4 AD9225与628512的接口图

　　AD9225输出的12位数据,再加溢出指示位OTR共13位与两片628512相连。两片628512组成并联结构,由同一地址发生器产生地址,同一写信号线控制写操作。20位地址发生器由五片同步计数器74161构成。注意,此处不能采用异步计数器,因为异步计数器的输出延时太大。

　　存储器的存储过程可以分解成三个过程来讨论：① 地址码加在RAM芯片的地址输入端,选中相应的存储单元,使其可以进行写操作。② 将要写入的数据放在数据总线上。③ 加上片选信号及写信号,这两个有效信号打开三态门,使DB上的数据进入输入回路,送到存储单元的位线上,从而写入该存储单元。

　　图4所示的接口电路中,地址码信息和数据码信息在同一时钟信号的上升沿产生,片选线由地址发生器的最高位（A19）提供。写信号线是接口的最关键部分,它必须保证在AD9225转换完成以后,在保持地址信息和数据信息不变的情况下,有足够的低电平持续时间完成存储操作。低速的数据采集系统可直接采用CLK作为写信号。高速ADC在使用时,对时钟的占空比要求很高。AD9225要求CLK的占空比在45％~55％之间,如果还直接采用CLK作为写信号,将难以满足要求。例如,如果采样速率为10 Msps,CLK的低电平持续时间仅为50 ns,小于628512的存储时间70 ns,因此,必须要对晶振信号进行适当的逻辑转换以获得足够的写周期。考虑到写信号仅在低电平状态有效,在产生信号时,可以尽量减少高电平的持续时间。经过多次仿真试验,作者采用图5所示的逻辑控制电路来获得相应的写信号。

图5 逻辑控制电路

　　对应于此逻辑电路的时序如图6所示。

图6 逻辑控制电路时序图

　　5 结论

　　本文详细介绍了一种高 速A/D转换芯片AD9225的结构和应用,在比较了各种高速数据采集系统的存储方案的基础上,给出了AD9225与628512存储器的接口电路。该电路实际上是高速ADC与一般RAM接口的缩影。在写信号的实现上,采用了控制逻辑,具有创新性和通用性。