基于ADSP-BF531的数字音频选择系统
时间:09-29
来源:国外电子元器件
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1 引言
随着数字电路|0">电路广泛应用,广播中的数字信号逐步取代传统的模拟信号。本系统设计采用ADSP-BF531和EMP7128实现了广播常用的AES3数字信号实时检测和动态分配功能。
2系统功能简介
音频数字选择系统是由母板、控制板和分配板组成。AES3信号分为10组,每组3路信号是由机箱直接输入母板,母板再将每组信号分别送入10块分配板。分配板对输入信号进行解析,再根据用户的要求选择符合要求的信号输出,并显示当前各路信号的质量。控制板与上位机相连,控制上位机各组信号输出。
音频数字选择系统原理:接收3路AES3广播信号,A路为主路,无特殊情况时为输出信号。若A路出现无信号或信号电平过低等情况,系统将自动切换至B路。若B路有问题,切换至C路。若3路输入信号均有问题,则输出应急信号。应急信号由上位机提供。同时,上位机将实时监控各路信号,并随时切换。
本系统是由音频信号分配模块、控制模块、上位机组成,如图1所示。
3 AES3信号分析
AES/EBU数字音频接口标准采用一个双相标识(Biphase mark)的调频通道编码调制串行数据,使之无直流(DC-Free)和自同步(Self-clocking)。调频编码中,每一个数据码转换为两位通道码,一位通道码1引起传输信号的一次变化。未经加工的串行数据不能直接通过电缆传输,必须调制(编码)使之成为一种含有与码值无关的时钟信号波形。在接收器中,数据分离器电路能将传输信号锁定在内置时钟并分离上音频数字信号。AES3的帧格式如图2所示。
4.1分配板卡
分配板主要包括CS8420、MAX3095、ADSP-BF531以及CPLD等器件,分配板卡信号电路连接如图3所示。
系统的数据处理采用Blackfin531。Blackfin531处理器内核包含2个16位乘法器,2个40位的累加器,2个40位的ALU,4个视频ALU和1个40位移位器。DSP内核时钟(CCLK)和系统外设时钟(SCLK)可由输入时钟(CLKIN)信号获得。用户编程的倍频因子,可使片上PLL倍频CLKIN信号。内核时钟最高可达300 MHz,系统外设时钟最高可达133 MHz,为了达到实时性,系统把内核时钟倍频至300 MHz。
系统中ADSP-BF531所使用资源包括2个定时器、UART、SPI端口、SPORT端口。系统初始化后,ADSP-BF531首先设置PLL,倍频输入时钟.产生内核时钟和系统外设时钟。然后初始化内部总线、SPI端口、UART、SPORT端口、设置中断。接着通过SPI端口初始化CS8420。然后控制CPLD选通主路,进入信号检测、分选状态。ADSP-BF531拥有16个功能强大的PF引脚,既可作为I/O引脚,也可作为中断。由于系统涉及到控制信号,所以采用PF作为控制引脚。对CPLD中数据分时提取,控制信号分选。
ADSP-BF531需要完成以下功能:
(1)通过同步串口采集由CPLD输出的音频信号,并对其电平比较。由SPORT端口分时接收CPLD送来的3路信号的质量数据,并在定时器设置的时间内存储最大值,即音频信号的最大电平。
(2)由电平比较后的结果和各开关的状态决定选择相应的通道作为输出,同时记录状态,并将其输入CPLD。从CPLD读取外部控制开关状态。触发定时器1,检测存储的最大电平是否达到外部开关标准,如果没有达到,当前通道点亮报警灯,并通过UART向控制板发送报警信号。同时触发定时器2,设置报警时间。如果在触发定时器2之前,信号达到要求,则关闭报警灯,恢复报警前状态;如果信号电平低于所需电平,根据控制开关,将输出切换到另一路信号,同时点亮该路信号指示灯。
(3)通过UART与控制板通信,及时应答控制板查询,上报当前状态。ADSP-BF531通过UART与控制板通信,便于用户查询和控制。为防止冲突,信号分配板只能应答控制板发送的信号,而不能向控制板发送数据。
系统采用AT49BV163作为ADSP-BF531的加载器件。该Flash具有1 M×16的内存空间,系统上电时为ADSP-BF531提供加载程序。
系统选取Alter公司的MAX7000S系列的EPM7128,实现音频数据分时提取、信号、分选、读取控制开关信息、控制指示灯。系统控制开关和指示灯的读取、控制由ADSP-BF531的数据总线控制。由于MAX3095可同时将4路差分信号转换成普通信号,因此,系统将3路输入的音频差分信号转化成普通信号,再送入CPLD EPM7128。分配板卡由外部电源提供5 V直流电源,通过电源转换器将5 V转换成3.3 V和1.2 V电压,分别为ADSP-BF531和Flash AT49BV163供电。
随着数字电路|0">电路广泛应用,广播中的数字信号逐步取代传统的模拟信号。本系统设计采用ADSP-BF531和EMP7128实现了广播常用的AES3数字信号实时检测和动态分配功能。
2系统功能简介
音频数字选择系统是由母板、控制板和分配板组成。AES3信号分为10组,每组3路信号是由机箱直接输入母板,母板再将每组信号分别送入10块分配板。分配板对输入信号进行解析,再根据用户的要求选择符合要求的信号输出,并显示当前各路信号的质量。控制板与上位机相连,控制上位机各组信号输出。
音频数字选择系统原理:接收3路AES3广播信号,A路为主路,无特殊情况时为输出信号。若A路出现无信号或信号电平过低等情况,系统将自动切换至B路。若B路有问题,切换至C路。若3路输入信号均有问题,则输出应急信号。应急信号由上位机提供。同时,上位机将实时监控各路信号,并随时切换。
本系统是由音频信号分配模块、控制模块、上位机组成,如图1所示。
3 AES3信号分析
AES/EBU数字音频接口标准采用一个双相标识(Biphase mark)的调频通道编码调制串行数据,使之无直流(DC-Free)和自同步(Self-clocking)。调频编码中,每一个数据码转换为两位通道码,一位通道码1引起传输信号的一次变化。未经加工的串行数据不能直接通过电缆传输,必须调制(编码)使之成为一种含有与码值无关的时钟信号波形。在接收器中,数据分离器电路能将传输信号锁定在内置时钟并分离上音频数字信号。AES3的帧格式如图2所示。
4.1分配板卡
分配板主要包括CS8420、MAX3095、ADSP-BF531以及CPLD等器件,分配板卡信号电路连接如图3所示。
系统的数据处理采用Blackfin531。Blackfin531处理器内核包含2个16位乘法器,2个40位的累加器,2个40位的ALU,4个视频ALU和1个40位移位器。DSP内核时钟(CCLK)和系统外设时钟(SCLK)可由输入时钟(CLKIN)信号获得。用户编程的倍频因子,可使片上PLL倍频CLKIN信号。内核时钟最高可达300 MHz,系统外设时钟最高可达133 MHz,为了达到实时性,系统把内核时钟倍频至300 MHz。
系统中ADSP-BF531所使用资源包括2个定时器、UART、SPI端口、SPORT端口。系统初始化后,ADSP-BF531首先设置PLL,倍频输入时钟.产生内核时钟和系统外设时钟。然后初始化内部总线、SPI端口、UART、SPORT端口、设置中断。接着通过SPI端口初始化CS8420。然后控制CPLD选通主路,进入信号检测、分选状态。ADSP-BF531拥有16个功能强大的PF引脚,既可作为I/O引脚,也可作为中断。由于系统涉及到控制信号,所以采用PF作为控制引脚。对CPLD中数据分时提取,控制信号分选。
ADSP-BF531需要完成以下功能:
(1)通过同步串口采集由CPLD输出的音频信号,并对其电平比较。由SPORT端口分时接收CPLD送来的3路信号的质量数据,并在定时器设置的时间内存储最大值,即音频信号的最大电平。
(2)由电平比较后的结果和各开关的状态决定选择相应的通道作为输出,同时记录状态,并将其输入CPLD。从CPLD读取外部控制开关状态。触发定时器1,检测存储的最大电平是否达到外部开关标准,如果没有达到,当前通道点亮报警灯,并通过UART向控制板发送报警信号。同时触发定时器2,设置报警时间。如果在触发定时器2之前,信号达到要求,则关闭报警灯,恢复报警前状态;如果信号电平低于所需电平,根据控制开关,将输出切换到另一路信号,同时点亮该路信号指示灯。
(3)通过UART与控制板通信,及时应答控制板查询,上报当前状态。ADSP-BF531通过UART与控制板通信,便于用户查询和控制。为防止冲突,信号分配板只能应答控制板发送的信号,而不能向控制板发送数据。
系统采用AT49BV163作为ADSP-BF531的加载器件。该Flash具有1 M×16的内存空间,系统上电时为ADSP-BF531提供加载程序。
系统选取Alter公司的MAX7000S系列的EPM7128,实现音频数据分时提取、信号、分选、读取控制开关信息、控制指示灯。系统控制开关和指示灯的读取、控制由ADSP-BF531的数据总线控制。由于MAX3095可同时将4路差分信号转换成普通信号,因此,系统将3路输入的音频差分信号转化成普通信号,再送入CPLD EPM7128。分配板卡由外部电源提供5 V直流电源,通过电源转换器将5 V转换成3.3 V和1.2 V电压,分别为ADSP-BF531和Flash AT49BV163供电。
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