嵌入式测试为串行I/O提供真正的价值

FGPA的用途

随着串行技术在嵌入式系统中的出现，FPGA将扮演一个重要的作用。长期以来FPGA都是嵌入式设计师使用的实现技术，而随着FPGA性价比的演进，其作用正在增加。FPGA正在日益增多地成为一个集成平台，它具有类似片上系统(SoC)的功能，而这些功能则利用可编程的架构来实现。这给嵌入式系统设计师带来了颇多的灵活性，并使他们能在其设计中以低成本的方案实现高集成度。

FPGA提供商也意识到了正在转向串口的这一趋势，并正在致力于为更多的开发商提供可用的高速串行技术。绝大多数的高端FPGA产品中目前都有数吉比特的串行I/O功能，该功能也正在开始进入低成本的FPGA器件中。FPGA固有的可重新编程能力还为实现测试功能的测试工具提供一个真正的机会。开发和测试工具正在涌现出来，这为设计师提供了掌握串行接口的行为和质量的新方法。这些新工具采用与高速串行技术指标(如BER测量)相关的测试类型，这就使得它们对以前由于知识面和采购相关仪器成本所限而没有考虑过的各类设计师来说都是有用的。

测试FPGA中的高速串行I/O

这些工具可用来时FPGA开发商测量串行I/O。图2显示了一个此类工具的方框图。

该工具有三个基本的部分组成：

1. 实现片上测试模式生成、BER测量和访问发射和接收器控制存储器的测试内核；

2. 测量软件；

3. 简单的硬件接口，本例中用JTAG编程电缆来实现。

人们可以看到，利用该架构，通过适当地配置这三个部分，就可以建立起一个测量例程来探测用Xilinx FPGA实现的高速串行链路的工作情况。

这样的测试工具提供了进行三个基本链路测量的能力，所有的都基于BER，其已被广泛地接受作为高速串口的最终测量。最简单的就是该工具可以提供链路BER测量。该测量在内部实现，并反映从FPGA内部的接收器所视的实际条件，而无须采用传统测量中通常使用的接触式探头来测量器件的引脚。

另一个感兴趣的测量是眼图测试(图3详见本刊网站)，这为迅速掌握链路裕度提供了一个简单的方式。通过在数据眼的单位间隔上重复进行BER测量，可以为用户提供BER与数据眼位置关系的图形显示。最终，通过将眼图测量功能与发射和接收控制寄存器访问相结合，就能有效地对链路进行调整，来获得最佳的BER。

嵌入式测试的内涵

嵌入式系统中对串行I/O的采用将对如何组建设计团队和采用什么工具产生影响。我坚信针对这一技术的嵌入式测试的特殊应用将为开发商带来有价值的帮助。在高速串行领域及以外的其它领域许多其它的可能性都与这一概念相关。很显然，随着半导体技术在复杂度和功能以及速度等方面的不断发展，嵌入式测试方案将为系统设计师探究系统提供真正的机会，不论是硬件还是软件。

实现嵌入式测试要求一定的灵活度，以便将全新的测试拓扑架构和新的测试方案整合到一起来实现跨度覆盖到半导体制造商和测试测量提供商的测试解决方案。尽管这些协作意味着将对行业带来挑战，但却能为位于竞争的价值点上的设计师带来全新的、具有价值的测量功能，这都将是不可否认的经济驱动力。



作者：Bill Schulze

市场和战略规划负责人

安捷伦科技

bill_schulze@agilent.com

图1：高速串行链路测试的实际例子。

图2：用于高速串行链路测试的嵌入式测试解决方案方框图

图3：能够测量链路裕度的眼图测试。