AVS 运动补偿电路的VLSI 设计与实现

on 给出的运动矢量有效后开始对MIU 进行访问,读取预测当前8 ×8 子块所需要的参考像素,参考像素读取完毕后再开始进行当前8 ×8 子块的插值计算以及加权。为了提高数据的读取效率,本文调用两个Cache 采取乒乓的算法存储参考像素,所以图3 中,3 号子块数据的读取要等待1 号块的参考数据全部用完再进行。

2. 3 　MV Generation 的归一化设计

AVS 支持16 ×16 ,16 ×8 ,8 ×16 和8 ×8 共四种宏块划分,灵活的宏块划分方式大大提高了AVS 的压缩率。但由于当前宏块及其相邻宏块的划分均没有一定的规律可循,如果依据常规宏块的划分规则进行运动矢量的存储,则不仅要记录当前宏块的宏块划分,还要记录其相邻宏块的宏块划分,增加了硬件的实现复杂度。

于是,将各种宏块划分的运动矢量均统一到8 ×8的块上,对于运动矢量的生成和存储均采用8 ×8 的块为一个最小单位。对于16 ×16 ,16 ×8 ,8 ×16 的宏块,令划分在同一块内的8 ×8 子块共用一个计算结果,从而读取参考块的运动矢量时,可不必考虑相邻宏块的划分类型,只需一套运动矢量生成电路就可以实现各种划分方式的宏块的运动矢量的计算和存储,简化了运动矢量生成电路的设计和控制,其总体结构如图4 所示。

为了实现流水作业,这里对所有类型的宏块中的四个8 ×8 块按照左上、右上、左下和右下的顺序从0 进行编号。首先,预处理模块根据当前宏块的宏块类型和帧类型对宏块的划分类型进行判断,顶层计数模块给出当前解码8 ×8 子块的子块号。

为了减少计算量提高解码速度,对不同划分方式的宏块进行选择式解码,对于16 ×16 宏块,只解码0 号子块,对于16 ×8 宏块解码0 ,2 号子块,对于8 ×16 宏块解码0 ,1 号子块,对于8 ×8 宏块则进行0～3 号子块的全解码。然后计算结果存储模块再根据当前的宏块划分以及当前的8 ×8 解码子块号把计算结果分给其他与其具有相同运动矢量的8 ×8 子块。从而实现了运动矢量的高效计算。

2. 4 　1P4 像素亮度差值器

为了更加逼近实际图像的运动效果,AVS 采用了特有的1P4 精度的亮度预测。但分数像素插值在提高图像质量的同时,也大大增加了计算的复杂度,这在VLSI 实现时直接表现为成本的上升和功耗的增加。例如在解码每秒30 帧,1 920 ×1 080 像素的高清码流时,为了保证视频播放的实时性,最坏情况 下每秒钟需要对1 944 000 个8 ×8 像素的亮度块进行插值操作。巨大的计算量给亮度插值器的VLSI实现带来了一个难题,即如何在保证视频解码实时性的前提下,尽可能缩小芯片的面积并降低系统的时钟频率。
本文中亮度插值器采用了一种级数可变的流水线结构,首先将图1 所示的分数像素点分成五大类:整数像素点;b , s 类的水平1P2 像素点; h ,m 类的垂直1P2 像素点;j 类的1P2 像素点;1P4 像素点。针对不同目标位置的插值需要,自动选择4 到8 级流水线,执行包括输入数据延时,水平方向F1 滤波,垂直方向F1 滤波,J 点F1 滤波,数据整理,1P4 像素F2 滤波,输出通路选择和限幅的操作,使得数据的输入,处理,输出同时执行,避免了空闲等待和存放中间变量的开销。

其中F1 和F2 均为4 抽头滤波,F1 滤波系数为3 　仿真试验基于上述结构,本文完成了Verilog HDL 的RTL级描述,在modelsim5. 8 中对该运动补偿模块进行前仿,将testbench 中对MIU 的等待时间统一设为10 个时钟周期,则P 帧每个宏块需要120 到230 个时钟周期不等,其中P skip 宏块类型占用的时钟最少,P8 ×8 宏块占用的时钟最多;B 帧中每个宏块需要180 到490 个时钟周期不等,其中B Direct 宏块需要的时钟最少,B8 ×8 双向宏块需要的时钟最多。

另外,本文采用Synplify 为开发平台对该运动补偿设计进行综合,选用Virtex4 XC4VLX80 器件,在速度选择为- 10 的条件下,可综合达到121. 1MHz ,共占用9 179个逻辑单元。可见本结构大大减少了视频解码过程中运动补偿占用的时钟周期,不仅充分满足了实时解码高清图像的速度需求,而且有效的控制了硬件资源的使用量。

4 　结束语

在视频实时解码芯片的设计中,处理速度和硬件资源的占用是影响芯片性能的两个关键性问题。

本文在对AVS 运动补偿算法进行合理分析的基础上,提出以上结构,该结构既能够高效的实现高清视频的实时解码,又合理的控制硬件资源的使用量。

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