一种18位SAR ADC的设计实现

， 以提高无源器件的匹配精度， 从而提高转换精度。如使用失调子DAC 和校准子DAC 预先对主DAC 的低位充电， 以达到校准的目的； 或使用多位非二进制加权电容DAC 和自校准算法， 使电容匹配达到较高的精度。

　　数字校准技术的意义即在ADC 正常使用前， 利用ADC 的已有电路对芯片的非线性因素进行测试，通过一定算法并根据ADC 使用时的时序产生相应的校准码， 加之于存储器中， 在ADC 工作时通过数字控制逻辑将所存校准数据对应加载到电路中， 从而达到校准失配的目的。对于本次SARADC 的设计， 我们采用结构对称的两组18 位电容阵列数模转换器（ DAC） 输入至比较器的正负输入端（ 准差分结构） , 如图3, 这种对称输入可以使比较器正负两端输入负载相等， 另一方面， 两电容阵列的高位DAC 可对全差分信号进行采样， 并输出全差分的参考电压， 而电容阵列I 的低位作为正常的低位子DAC 使用产生SAR 所需的参考电压， 电容阵列II的低位则用于测量和校准两组电容阵列高位的非线性。

图3 数字校准算法示意图

　　校准码的产生和使用可以有不同的算法， 中介绍了一种由高位到低位校准方法， 本文设计了一种由低位到高位依次校准的方法。校准测试时电容阵列工作于两种状态： 首先是接入一组电容， 电容阵列输出接地， 即比较器两输入端均为0, 如图4（ a） 所示； 而后接入待测电容， 输出直接接入比较器两输入端产生比较结果， 如图4（ b） 所示， 根据比较器的输出及外部的搜索算法调整电容阵列II 低位DAC 的输出从而测得待测电容所对应的寄生参数（ 设计要求此DAC 的精度比正常使用时的DAC 至少高1位） , 通过对此数据的处理便可以得到相应的校准码。为实现由低至高的校准， 测试时需要用到电容阵列I 低位的3 组电容C1, C2, C3, 理想情况下它们的权值应与两组电容阵列低位DAC 的最高位相当，考虑到不匹配问题， 可设C1≈C2≈C3, 设电容阵列II 低位DAC 接入的电容值为Cc, 根据二进制加权电容阵列性质可知Cc 的等效输出范围在0 到2 倍C1 之间。初次测试时， 第一状态仅接入C1, 第二状态接到C2, C3 上， 同时电容阵列II 的可变Cc 接入，如图4, 通过观察比较器的输出， 可知， 当比较器输出跳变时， 有：

　　Cc1 为Cc 当前值， 可通过外部SAR 算法搜索得到。

图4 ADC校准时分为两个状态

　　接下来即可对高位DAC 的最低位进行测试和校准， 设此位电容权值为CH1, 第一状态电容接入C1, C3, 第二状态则接入C2, CH1 和Cc, 同理可得：

　　依上述方法可以推得:

　　ΣΔCc 为每位所对应Cc 差值与已校准低位Cc 差值的累加和， 将此电容值对应的二进制码用有符号数表示即所需校准码， 随后可以通过一次性烧写电路存储到ROM中， 完成SARADC 的校准测试。

　　数字校准的具体实现方法， 可通过添加芯片状态控制端口实现。如表1 中所示， 测试时将两个控制端口接地， 应用上述算法获得校准码； 随后将控制端口P2 接至高电平， 此时将所需的校准码写入到芯片的ROM中； ADC 正常使用时， 将两个控制端口接到数字电源上即可。各个工作状态的具体逻辑电路实现， 遵循数字集成电路设计规程， 并需针对不同状态对芯片的端口进行配置。

表1 不同的控制端口逻辑实现芯片工作状态的切换

　　4 比较器失调消除技术

　　为实现较高的转换速度， 本次设计采用多级比较器结构，由四级低增益放大器和一级锁存器构成， 而高精度的实现需要对比较器进行失调校准技术。比较器的失调电压是由于电路元件的失配造成的， 这种失配通常是随机的， 不能预先估计。失调电压的存在会影响比较器的精度， 在较高分辨率的ADC 中， 输入失调电压不能太大， 这就要使用失调校准技术。失调校准技术在MOS 工艺中是适用的，这是因为MOS 器件的输入电阻近似无限大， 使得晶体管栅极上可以长期贮存电荷， 可以将失调电压贮存在电容上， 通过与输入叠加来消除失调电压的影响。本次设计， 我们采用在每一级放大器加入辅助输入端的方法， 消除比较器的失调。

图5 利用辅助输入端消除失调技术

　　如图5 所示， 主放大器被设计成由两个跨导放大器组成， 由于比较时用于开环， 增益较小， 可用电阻作负载； A3 为反馈环路上的调零放大器， 为高增益放大器。消失调时首先， 开关S1 闭合， S2 将主运放两输入接至共模电平， 此时通过反馈环路， 辅助运放输入端上的电容存储的失调电压设为Vc, 则：

　　可得：

当S1 断开， S2 接入输入信号时， 比较器正常工作， 由于Vc 的作用， 可以得到此时在