用于高速 ADC 的串行接口

JESD204 高速串行接口
8B/10B 编码当初是由 IBM 于 1980 年发明的，该编码无需帧时钟和数据时钟，这使得在高于 2GHz 的串行数据速率时，能实现单条传输线对通信。8B/10B 编码的独特特性允许将数据时钟嵌入于数据本身之中，并通过初始帧同步，用 COMMA (逗号) 字符与帧一起保持。为了以标准化方式实现这种编码的数据转换器接口，JEDEC 规范 JESD204 定义了所需的协议和电特性，这使得新一代更快、更准确的串行 ADC 得以实现，如凌力尔特公司具 77.6dB SNR 和 100dB SFDR 的 16 位、105Msps ADC LTC2274。

JESD204 接口利用很多高性能 FPGA 上提供的 SerDes 端口，腾出了通用 I/O 用于其他功能。缺点是 ADC 上的电流模式逻辑驱动器消耗比 LVDS 驱动器大得多的电流。另外，还必须有足够的 SerDes 端口可用，以容纳所有 ADC 接口。

与典型 6 线串行传输相比的优势
8B/10B 编码数据因其行程长度有限，故而适合于时钟恢复电路。另外，由于它采用 DC 平衡，因此还可适应 AC 耦合。8B/10B 编码需要进行从一个 8 位组至一个 10 位代码组的变换。在每个代码组中，"1"和"0"的数量之差从不超过 2。通过监视连续代码组中的"1"和"0"的数量，可以计算出运行差异。发送器和接收器利用该差异对数据编码和解码。对于每个输入八位组，存在两种可能的 10 位输出代码。选择哪种代码进行传送取决于运行差异，并旨在保持"1"与"0"的平均数量相等。8B/10B 编码的这种特性可确保信号的 DC 偏移为零。当数据被编码时，将对其进行串行化和传送 (始于第一个代码组的"0"位)。JESD204 规范要求第一个代码组对应于数据的最高有效字节。第二个代码组对应于数据的最低有效字节。这两个代码组组合起来形成一个数据帧，从而构成一个样本。一个 16 位 ADC 将被编码为两个 10 位代码组，然后与采样速率相乘以确定两线式串行数据流的位速率。16-bit 105Msps LTC2274 在编码之后可产生一个以 2.1Gbps 速率进行传输的串行数据流。在此速度下，8B/10B 编码及其独特特性使得能够通过一个两线式接口可靠地传输串行数据。
JESD204 串行接口对于成本敏感型应用最有意义，在这类应用中，FPGA 引脚数量决定了设计的成本。
医疗成像等多通道应用将从引脚数量减少中受益，因为易于布线并额外节省了空间。

结论
选择串行 LVDS 还是选择 JESD204 接口标准，将取决于 FPGA上 SerDes 端口的功耗要求和可用性。如果考虑到便携性，那么串行 LVDS 最适合采样率高达 125Msps、分辨率高达 16 位的多通道 ADC。