应用于负电源的电平位移电路及器件设计

    在正电源电平位移电路中，由于nLDMOS的源极为低压，所以可以通过低压逻辑部分来控制其开关状态，而源极为高压的pLDMOS则通过电平位移来控制。当高压驱动电压为8～-00V，低压逻辑部分工作电压为0～8V时，电平位移转换部分的电压分布本身没有改变，但是在和低压控制端接合时，与传统的正电源相比电平发生了改变，就需要重新设计低压逻辑的控制方式。此时，nLDMOS的源极为-100V电压，显然不能通过低压逻辑控制部分的0～8V电压来实现控制，而pLDMOS的源极为8V电源。因此采用了低压逻辑输出直接控制pLDMOS，而nLDMOS则通过电平位移来控制的方法，如图1(b)所示。
 

    2 器件设计及优化
    由于负电源供电的电平位移电路结构的改变，应用于正电源的常规nLDMOS和pLDMOS不能满足该电路结构要求。在正电源供电的电平位移电路中，由于pLDMOS的源端接高压电源，其栅源需要承受高压，所以pLDMOS采用了厚栅氧的结构，如图2(a)所示。在使用负电源的电平位移电路结构中(图1(b))，pLDMOS的源端为逻辑高压8V，栅端由低压逻辑0～8V电压控制，因此栅源不再承受高压。但是nLDMOS的源端为负电源的最低电位，其栅源需要承受高压，因此高压nLDMOS需要采用厚栅氧结构，如图2(b)所示。

    电源的改变不仅仅改变了电路的结构，nLDMOS的厚栅氧，同时器件的耐压机理也发生了改变。考虑到低压管的背栅效应，SOI材料的衬底只能接地，因此源漏电平的改变将引起nLDMOS和pLDMOS耐压机理的改变。图3是利用工艺(Tsuprem4)、器件(Medici)联合仿真得到的正电源和负电源电平位移电路中高压nLDMOS和pLDMOS关态击穿时等势线分布对比图。对于nLDMOS，常规正电源应用的衬底电位对于漂移区来说是辅助耗尽作用，这就是常规SOI中的RESURF原理。但是对于负电源的nLDMOS来说，衬底不再起辅助耗尽SOI层漂移区的作用(图3(b))。对于pLDMOS来说，情况刚好相反。所以针对负电源应用，两种器件都要进行相应的优化处理。

    利用工艺器件联合仿真，在传统的正电源应用的LDMOS基础上对器件的结构参数进行优化设计。图4(a)为pLDMOS在漂移区注入剂量Nd=7 e12cm-2时关态耐压、开态耐压与漂移区长度Ld(μm)的关系，以及在漂移区长度Ld=9μm情况下关态耐压、开态耐压与漂移区注入剂量Nd(cm-2)的关系。其他参数为：n型体区注入剂量5e12 cm-2，Nsink注入剂量3e15 cm-2，P-buffer注入剂量1．5e13 cm-2，沟道长度3μm，栅极场板3μm。从仿真结果可以看出：pLDMOS的关态耐压随漂移区的增加而增大，随漂移区的注入剂量的增大先增大后减小；开态耐压随着漂移区注入剂量的增大而降低，但是在一定范围内漂移区长度对其影响较小。总体上，pLDMOS的关态耐压、开态耐压都在160V以上，完全能够满足8～-100V工作电压(108V耐压)的要求。

    图4 (b)为nLDMOS在漂移区注入剂量Nd=4e11cm-2时关态耐压、开态耐压与漂移区长度Ld(μm)的关系，以及在漂移区长度Ld=15μm情况下关态耐压、开态耐压与漂移区注入剂量Nd(cm-2)的关系。其他参数为：p型体区注入剂量5e13 cm-2，Psink注入剂量3e15 cm-2，N-buffer注入剂量1e13cm-2，沟道长度3μm，栅极场板3．5μm。相对于pLDMOS，漂移区注入剂量和漂移区长度对于开态耐压、关态耐压的影响不大。同时关态耐压都能维持在180V以上，但是开态耐压却只有90～120V，不能满足8～100V工作电压(108V耐压)的要求。nLDMOS开态耐压问题成为电路、器件设计的关键。

    针对nLDMOS器件开态耐压低的问题，有针对性地仿真了沟道长度、多晶硅栅场板长度及体区浓度对开态耐压的影响。图5(a)为nLDMOS的关态耐压、开态耐压及阈值与沟道长度(Lch)的关系。可以看出沟道长度对器件的开态耐压和关态耐压影响很校阈值随着沟道长度的增加而增加，这是由于采用横向双扩散形成沟道，所以随着沟道长度增加，p型体区的浓度越来越大，阈值也就越来越大。图5(b)为nLDMOS的关态耐压、开态耐压及阈值与多晶硅栅极场板长度(LPgate)的关系。在栅极场板较长时，其对阈值和关态耐压影响很小，当栅极场板缩短到多晶硅栅不能覆盖沟道时，器件的开态耐压大幅增加。这时阈值也迅速增加。虽然多晶硅栅不能完全覆盖沟道，但是由于开态时nLDMOS的栅漏电压差很大，所以仍然能够在表面形成反型层沟道。因此，大幅减短栅极场板能有效提高器件的开态耐压，但是同时也带来了器件不能有效开启的问题。图5